[發(fā)明專利]分離柵極式存儲器、半導(dǎo)體器件及其制作方法

在審

• 申請?zhí)枺?/td>: 201410356810.0
• 申請日: 2014-07-24
• 公開（公告）號: CN104091803A
• 公開（公告）日: 2014-10-08
• 發(fā)明（設(shè)計）人: 張凌越
• 申請（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/788;H01L21/8247;H01L21/28;H01L27/105
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 應(yīng)戰(zhàn);駱蘇華

1.一種分離柵極式存儲器，其特征在于，包括：

形成有源區(qū)與漏區(qū)的半導(dǎo)體襯底；

位于部分源區(qū)與部分溝道區(qū)上的第一柵氧化層，以及位于所述第一柵氧化層上的浮柵；

位于另外部分溝道區(qū)與部分漏區(qū)上的第二柵氧化層，以及位于所述第二柵氧化層上的控制柵，所述第一柵氧化層以及浮柵的側(cè)壁與所述第二柵氧化層以及控制柵的側(cè)壁之間具有絕緣層；

位于所述源區(qū)的絕緣氧化層，以及位于所述絕緣氧化層上的擦除柵；

以及所述位于所述擦除柵與所述浮柵之間的遂穿絕緣層。

2.根據(jù)權(quán)利要求1所述的分離柵極式存儲器，其特征在于，所述分離柵極式存儲器為一對，該兩個分離柵極式存儲器沿所述擦除柵呈鏡面對稱。

3.根據(jù)權(quán)利要求1所述的分離柵極式存儲器，其特征在于，所述第二柵氧化層的厚度范圍為1nm～10nm。

4.根據(jù)權(quán)利要求1所述的分離柵極式存儲器，其特征在于，所述源區(qū)設(shè)置有導(dǎo)電插塞，用于對所述源區(qū)施加電壓。

5.根據(jù)權(quán)利要求1所述的分離柵極式存儲器，其特征在于，所述絕緣層的厚度范圍為20nm～100nm。

6.一種半導(dǎo)體器件，包括：存儲單元區(qū)與外圍電路區(qū)，所述外圍電路區(qū)具有邏輯晶體管，其特征在于，所述存儲單元區(qū)具有權(quán)利要求1至5中任一項所述的分離柵極式存儲器。

7.一種半導(dǎo)體器件的制作方法，其特征在于，包括：

提供至少包括存儲單元區(qū)與外圍電路區(qū)的半導(dǎo)體襯底；

在所述半導(dǎo)體襯底表面自下而上依次形成第一氧化層以及第一多晶硅層，在所述第一多晶硅層上形成具有第一溝槽的硬掩膜層，第一溝槽及周圍部分區(qū)域的硬掩膜層位于存儲單元區(qū)，另外部分區(qū)域的硬掩膜層位于外圍電路區(qū)；

在所述第一溝槽的側(cè)壁形成第一側(cè)墻，以所述第一側(cè)墻為掩膜刻蝕所述第一多晶硅層與至少部分厚度的第一氧化層形成第二溝槽；

對所述第二溝槽底部的半導(dǎo)體襯底進行離子注入以形成存儲晶體管的源區(qū)；

在所述第二溝槽的底部及側(cè)壁形成第二氧化層，在所述第二氧化層上形成第二多晶硅層至填滿所述第二溝槽，所述第二溝槽內(nèi)的第二多晶硅層形成擦除柵，所述第二溝槽側(cè)壁的第二氧化層形成隧穿絕緣層，所述第二溝槽底部的第二氧化層和第一氧化層形成絕緣氧化層；

光刻刻蝕去除硬掩膜層及其下的第一多晶硅層與第一氧化層暴露出第一側(cè)墻、第一多晶硅層以及第一氧化層的側(cè)壁以及半導(dǎo)體襯底表面，保留的第一側(cè)墻下的第一多晶硅層與第一氧化層分別形成浮柵與第一柵氧化層；

在暴露出的所述第一側(cè)墻、第一多晶硅層以及第一氧化層的側(cè)壁形成第二側(cè)墻；

在所述暴露出的半導(dǎo)體襯底表面自下而上形成第三氧化層以及第三多晶硅層，光刻刻蝕所述第三氧化層以及第三多晶硅層以在存儲單元區(qū)分別形成第二柵氧化層與控制柵，在外圍電路區(qū)形成邏輯晶體管的柵氧化層與柵極；

在第二柵氧化層與控制柵的側(cè)壁以及邏輯晶體管的柵氧化層與柵極的側(cè)壁形成第三側(cè)墻，以所述第三側(cè)墻為掩膜進行離子注入，分別形成存儲晶體管的漏區(qū)以及邏輯晶體管的源漏區(qū)。

8.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，形成所述第二溝槽時，以第一側(cè)墻為掩膜刻蝕所述第一多晶硅層與全部厚度的第一氧化層，所述第二溝槽的底部及側(cè)壁形成第二氧化層后，第二溝槽底部的第二氧化層形成絕緣氧化層。

9.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，還包括：在所述存儲晶體管的漏區(qū)以及邏輯晶體管的源漏區(qū)形成層間介質(zhì)層，所述層間介質(zhì)層還形成在存儲晶體管的部分源區(qū)表面，在所述在存儲晶體管的源區(qū)表面上的層間介質(zhì)層內(nèi)形成連接所述源區(qū)的導(dǎo)電插塞。

10.根據(jù)權(quán)利要求7所述的制作方法，其特征在于，所述第二側(cè)墻采用化學(xué)氣相沉積法形成，厚度范圍為20nm～100nm。