[發(fā)明專利]一種減少Connector引腳相互串擾的設(shè)計方法在審
| 申請?zhí)枺?/td> | 201410355164.6 | 申請日： | 2014-07-24 |
| 公開（公告）號： | CN104093265A | 公開（公告）日： | 2014-10-08 |
| 發(fā)明（設(shè)計）人： | 武寧;吳福寬 | 申請（專利權(quán)）人： | 浪潮電子信息產(chǎn)業(yè)股份有限公司 |
| 主分類號： | H05K1/02 | 分類號： | H05K1/02 |
| 代理公司： | 濟南信達專利事務(wù)所有限公司 37100 | 代理人： | 姜明 |
| 地址： | 250101 山東*** | 國省代碼： | 山東;37 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 減少 connector 引腳 相互 設(shè)計 方法 | ||
1.一種減少Connector引腳相互串擾的設(shè)計方法，其特征在于在SAS12G?connector的TX和RX引腳耦合距離中心加打一排GND?VIA，作為串擾抑制屏蔽通道，從而降低TX和RX鏈路之間的近端噪聲。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于采用頻域方式仿真分析connector端改進前后的S參數(shù)來判定近端噪聲的抑制程度。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于
???????近端噪聲S(dB)幅值計算公式為：????????????????????????????????????????????????；
??????其中：xtlk_value數(shù)值表示近端耦合系數(shù)，根據(jù)上面的公式，其xtlk_value值越小，耦合噪聲就越低，其S(db)值較越大。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于在PCB設(shè)計時，對于原始layout?connector結(jié)構(gòu)，通過前述串擾噪聲頻域仿真分析，對其connector處通過加打一排GND?VIA進行噪聲抑制優(yōu)化。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于為進步展示整鏈路信號的質(zhì)量，再利用ADS仿真軟件對其整鏈路進行時域仿真。
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