[發明專利]一種現場可編程門陣列芯片應用電路的測試方法

有效

• 申請號: 201410341980.1
• 申請日: 2014-07-17
• 公開（公告）號: CN104133747B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 張雙悅;王紅;楊士元;苗巍
• 申請（專利權）人: 清華大學
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙)11201
• 代理人: 羅文群

技術領域

本發明涉及一種現場可編程門陣列芯片應用電路的測試方法，屬于電路設計技術領域。

背景技術

現場可編程門陣列芯片(以下簡稱FPGA)是一種通用制造而在使用過程中確定功能的數字邏輯芯片，用戶在使用過程中通過電子設計自動化工具所提供的通用設計流程將所設計的數字邏輯電路轉化為特定的FPGA配置文件，對FPGA芯片進行配置，使之成為確定的、具有特定功能的應用電路。在電路設計時，FPGA的可配置性使得其中應用電路的實現方式并不唯一，而其設計流程是通過通用性算法來實現的，因此能夠較為容易的根據所需目的對電路實現方式進行修改。同時，FPGA應用電路的在邏輯綜合過程中通常會產生一些固有空閑資源，主要包括應用電路所占用的查找表單元(以下簡稱LUT)上的空閑輸入地址線和冗余的存儲位。通過合理利用這些固有空閑資源進行有目的性的電路等價重構，能夠在提高電路某方面性能(例如電路的可測性或可靠性)的同時，不帶來額外的面積開銷。

目前此類電路優化方法的研究主要集中于如何提高電路運行過程中的可靠性，利用FPGA邏輯綜合過程中產生的固有空閑資源來屏蔽電路中的某些故障，或僅降低電路中某些故障的傳播概率，從統計的意義上減少電路在運行過程中發生故障后功能受到影響的概率。而事實上，采用與上述方法相似的理念，可以根據具體需求設計其他有針對性的優化方法，例如通過屏蔽電路中的難測故障來降低電路測試生成的難度、減少測試過程的開銷，提高電路的可測性。

圖1表示了已有的基于功能等價類的電路現場可編程門陣列芯片應用電路測試方法，其中，圖1(a)是原始電路，圖1(b)是屏蔽原始電路sa-0故障的功能等價類電路，圖1(c)是屏蔽原始電路sa-1故障的功能等價類電路，圖1(d)是屏蔽原始電路sa-0故障和sa-1故障的功能等價類電路。該方法復用電路中的空閑LUT輸入線進行冗余，使得LUT輸入線上的某些故障不會對該LUT單元的輸出產生影響，從而屏蔽輸入線上的故障。若對一個LUT單元的某一輸入線進行二模冗余，則可屏蔽輸入線上的一種固定故障，采用圖1(b)中的功能等價類1.0可屏蔽輸入線x₁或x₂上的固定為0故障，而采用圖1(c)中的功能等價類1.1可屏蔽x₁或x₂上的固定為1故障；若對某一輸入線進行三模冗余，采用圖1(d)中的功能等價類2，則可同時屏蔽x₁、x₂和x₃上的任意單固定故障。

上述方法能夠在不增加電路面積開銷的條件下，對FPGA應用電路中某些LUT單元輸入線上的故障進行屏蔽，提高電路在運行過程中的可靠性。但是在考慮電路可測性，即以降低電路測試生成的難度、減少測試過程的開銷為目的時，該方法不能取得理想的效果。在FPGA應用電路中，一個很容易觀察到的事實是，能夠覆蓋LUT單元中某一存儲位翻轉故障的測試向量一定能覆蓋該LUT單元輸出線上的其中一個固定故障。因此，在FPGA應用電路中難測故障更多地集中在LUT存儲位中，同時故障測試集的規模也主要決定于LUT存儲位故障。因此，在進行以減少測試向量數為目的可測性設計時，如果采用上述方法只實現了對互連線上的故障進行屏蔽。

發明內容

本發明的目的在于提出一種現場可編程門陣列芯片應用電路的測試方法，利用電路設計流程中固有的空閑資源，在電路局部進行功能等價的電路重構，對LUT存儲位的故障進行屏蔽，從而在不增加電路所需邏輯資源的情況下，減少FPGA應用電路在測試時所需的總測試向量數，以減少電路測試的時間及存儲開銷。

本發明提出的現場可編程門陣列芯片應用電路的測試方法，包括以下步驟：

(1)在現場可編程門陣列芯片應用電路的兩個直接相連的查找表單元之間，添加后向冗余互連線，添加方法為：