[發明專利]基于數據冗余實時檢錯機制的循環展開結構AES加/解密電路

有效

• 申請號: 201410337894.3
• 申請日: 2014-07-15
• 公開（公告）號: CN104158652B
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 張肖強;吳寧;周芳;肖昊;劉兆瑞;黃新杰
• 申請（專利權）人: 南京航空航天大學
• 主分類號: H04L9/06
• 分類號: H04L9/06;H04L1/00
• 代理公司: 南京經緯專利商標代理有限公司32200
• 代理人: 朱小兵

1.一種基于數據冗余實時檢錯機制的循環展開結構AES加/解密電路，包括AES加/解密單元和檢測單元，以及數據輸入端口、檢測輸出端口和數據輸出端口；其特征在于：

所述AES加/解密單元由N_k個輪變換單元和兩個二選一選擇器構成，所述輪變換單元為可重構輪變換單元，所述兩個二選一選擇器分別為第一選擇器、第二選擇器；2≤N_k≤N_r+1，N_r為AES標準所規定的輪變換運算數量；

其中，所述數據輸入端口分別與第一選擇器的一個輸入端、第二選擇器的一個輸入端相連接，第一選擇器的另一個輸入端與第N_k輪變換單元的輸出端相連接，第一選擇器的輸出端與第一輪變換單元的輸入端相連接；第一輪變換單元的輸出端與第二選擇器的另一個輸入端相連接，第二選擇器的輸出端與第二輪變換單元的輸入端相連接；第i輪變換單元的輸入端與第i-1輪變換單元的輸出端相連接，第i輪變換單元的輸出端與第i+1輪變換單元的輸入端相連接，其中3≤i≤N_k–1；所有輪變換單元的輸出端都與檢測單元相連接；第m輪變換單元的輸出端還與數據輸出端口相連接，其中m＝mod((N_r+1)/N_k)+1；

AES加/解密單元在數據處理過程中采用數據冗余處理技術，通過第一選擇器、第二選擇器對數據通路的選擇，由相鄰的兩級輪變換單元對每組數據進行兩次相同的運算，檢測單元對兩次運算結果進行比較，如果運算結果相同則AES加/解密單元工作正常，如果不相同，則AES加/解密單元發生錯誤；檢測單元在每個時鐘周期對每組數據的處理結果進行檢測，檢測結果通過檢測輸出端口輸出。

2.根據權利要求1所述的AES加/解密電路，其特征在于：所述檢測單元由N_k個比較器構成；第j比較器的一個輸入端與第j輪變換單元的輸出端相連接，另一個輸入端與第j+1輪變換單元的輸出端相連接，其中1≤j＜N_k；第N_k比較器的一個輸入端與第N_k輪變換單元的輸出端相連接，另一個輸入端與第一輪變換單元的輸出端相連接；所有比較器的輸出端都與檢測輸出端口相連接。

3.根據權利要求1所述的AES加/解密電路，其特征在于：所述輪變換單元由字節替換/逆字節替換運算單元、行移位/逆行移位運算單元、列混合/逆列混合運算單元、三選一選擇器和密鑰加運算單元構成；其中，外部數據輸入端分別與字節替換/逆字節替換運算單元的輸入端、三選一選擇器的第一輸入端相連接，字節替換/逆字節替換運算單元的輸出端與行移位/逆行移位運算單元的輸入端相連接；行移位/逆行移位運算單元的輸出端分別與列混合/逆列混合運算單元的輸入端、三選一選擇器的第二輸入端相連接；列混合/逆列混合運算單元的輸出端與三選一選擇器的第三輸入端相連接；三選一選擇器的輸出端與密鑰加運算單元的輸入端相連接；密鑰加運算單元的輸出端與數據輸出端相連接；通過三選一選擇器對數據通路的選擇，分別實現密鑰加運算、輪變換運算和末輪輪變換運算三種功能。

4.根據權利要求1-3任一所述的AES加/解密電路，其特征在于：所述輪變換單元之間采用流水線數據處理方式，最多能夠同時處理N_b組數據，其中