[發明專利]一種用于大功率電磁發射機的GPS時間同步裝置有效
| 申請號: | 201410331625.6 | 申請日: | 2014-07-11 |
| 公開(公告)號: | CN104135332B | 公開(公告)日: | 2017-10-27 |
| 發明(設計)人: | 張一鳴;王旭紅;韓磊;朱學政;丁建智;田甲申 | 申請(專利權)人: | 北京工業大學 |
| 主分類號: | H04L7/00 | 分類號: | H04L7/00;H04J3/06 |
| 代理公司: | 北京路浩知識產權代理有限公司11002 | 代理人: | 李相雨 |
| 地址: | 100124 *** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 用于 大功率 電磁 發射機 gps 時間 同步 裝置 | ||
1.一種用于大功率電磁發射機的GPS時間同步裝置,其特征在于,包括:GPS接收模塊、主控單元;
所述GPS接收模塊分別與主控單元通信連接;
所述GPS接收模塊捕捉GPS衛星信號,并將GPS衛星信號轉換處理,所述GPS接收模塊將轉換后的數據輸出至所述主控單元,所述主控單元解碼后得到標準的時間信號傳輸至上位機顯示;
還包括計數單元,所述計數單元與所述主控單元通信連接;
所述計數單元向所述主控單元提供連續的頻率信號,所述主控單元對頻率信號處理后與GPS模塊轉換后的數據同步后得到標準的時間信號傳輸至所述上位機顯示;
所述主控單元包括:控制單元和處理單元;
所述控制單元和所述處理單元通過總線通信連接;
所述GPS接收模塊將轉換后的GPS數據輸出至所述處理單元,所述處理單元解調、處理GPS數據后輸出標準的時間信號至所述上位機顯示;
所述控制單元對所述計數單元輸出的頻率倍頻后進行計數,并將計數信號傳輸至所述處理單元,所述處理模塊將并將計數信號轉換成秒脈沖信號,對秒脈沖信號與GPS模塊轉換后的數據同步后得到標準的時間信號傳輸至所述上位機顯示;
所述處理單元包括:第一URAT模塊、GPS解碼模塊、時間同步模塊、第二URAT模塊、數據處理模塊、外部中斷模塊;
所述第一URAT模塊、所述GPS解碼模塊、所述時間同步模塊、所述第二URAT模塊依序通信連接,所述數據處理模塊、所述中斷模塊、所述時間同步模塊依序通信連接;
第一URAT模塊接收到所述GPS接收模塊發送的GPS數據后,轉發至所述GPS解碼模塊,所述GPS解碼模塊將GPS數據解碼成時間、狀態信息發送至所述時間同步模塊,所述時間同步模塊將時間信息、狀態信息處理成標準時間通過所述第二URAT模塊發送至上位機;
所述數據處理模塊接收控制單元或GPS接收模塊傳輸的計數信息并轉化成秒脈沖信號,并將秒脈沖信號傳輸至所述外部中斷模塊,所述外部中斷模塊將秒脈沖信號轉換成時間信號傳輸至所述時間同步模塊,所述時間同步模塊將時間信號和GPS接收模塊傳輸的時間信號處理成標準時間通過所述第二URAT模塊發送至上位機。
2.如權利要求1所述的GPS時間同步裝置,其特征在于,所述控制單元是FPGA和處理單元DSP。
3.如權利要求1所述的GPS時間同步裝置,其特征在于,所述控制單元包括:倍頻模塊、第一計數模塊、數據緩存區;
所述倍頻模塊、所述第一計數模塊、所述數據緩存區依序通信連接;
所述倍頻模塊將計數單元傳輸的頻率倍頻處理后送到所述第一計數模塊里進行計數,所述第一計數模塊中的計數值達到設定值后,再將計數值送到所述數據緩存區。
4.如權利要求3所述的GPS時間同步裝置,其特征在于,還包括恒溫晶振反饋控制電路;
所述恒溫晶振反饋控制電路包括:第二計數模塊、數模轉換模塊、運算放大電路;
所述倍頻模塊、所述第二計數模塊、所述數據處理模塊、所述數模轉換模塊、所述運算放大電路、所述恒溫晶振依序通信連接;
所述倍頻模塊將恒溫晶振頻率倍頻處理后發送至所述第二計數模塊計數,所述數據處理模塊讀取所述第二計數模塊的計數值計算出晶振單位時間的誤差測量值和反饋電壓,將運算出的反饋電壓值發送至所述數模轉換模塊轉化為模擬信號并通過運算放大電路放大處理后反饋至所述恒溫晶振的反饋電壓接口。
5.如權利要求4所述的GPS時間同步裝置,其特征在于,晶振單位時間的誤差測量值是按下式計算的:
ferr=f×a-f1;
其中,f表示晶振頻率值,a表示倍頻系數,f1表示相鄰2個GPS秒脈沖時間內FPGA對倍頻后的恒溫晶振頻率計算值,ferr表示倍頻后的晶振單位時間的誤差測量值。
6.如權利要求4所述的GPS時間同步裝置,其特征在于,所述反饋電壓是通過PID算法計算的。
7.如權利要求1所述的GPS時間同步裝置,其特征在于,還包括:處理秒脈沖的邏輯電路;
所述邏輯電路包括:二輸入與門、二輸入或門;
所述二輸入與門的第一輸入端與所述GPS接收模塊連接、所述二輸入與門的第二輸入端與所述處理單元的第二GPIO接口連接,所述二輸入與門的輸出端與所述二輸入或門的第一輸入端連接,所述二輸入與門的第二輸入與所述處理單元的第一GPIO接口連接,二輸入或門的輸出端與所述處理單元的INT接口連接。
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