[發明專利]CAKE3DNAND存儲器及其形成方法

有效

• 申請號: 201410315890.5
• 申請日: 2014-07-03
• 公開（公告）號: CN104124252B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 鄧寧;吳華強;豐偉;錢鶴;舒清明;朱一明
• 申請（專利權）人: 清華大學;北京兆易創新科技股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/11568;H01L29/78
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙)11201
• 代理人: 張大威

技術領域

本發明屬于存儲器制造技術領域，具體涉及一種CAKE3D?NAND存儲器及其形成方法。

背景技術

傳統的NAND與非型閃存存儲器都是采用平面結構的，限制了存儲密度的提高，存在微縮瓶頸，因此3D?NAND成為存儲器技術領域的發展方向。

已有研究者提出一種結合了硅通孔技術的P-BiCS3D?NAND(Pipe-shaped?Bit?Cost?Scalable3D?NAND，U型垂直溝道3D與非型閃存)結構。該技術為：在交替層疊柵極層和層間絕緣層之后，通過從最上層到最下層的貫通孔內嵌入多晶硅通道，來實現多個存儲單元層疊。換言之，該技術的核心在于在U字狀NAND串上連接單元。但該技術的存儲密度提高程度仍然不夠理想。

發明內容

本發明旨在至少解決現有技術中存在的存儲密度提高程度仍然不夠理想的技術問題。為此，本發明的一個目的在于提出一種存儲密度更高的CAKE3D?NAND(蛋糕形三維與非型閃存)存儲器的形成方法。本發明的另一目的在于提出一種存儲密度更高的CAKE3D?NAND存儲器。

為了實現上述目的，根據本發明一個方面的實施例的CAKE3D?NAND存儲器的形成方法，可以包括以下步驟：一種CAKE3D?NAND存儲器的形成方法，其特征在于，包括以下步驟：提供襯底；形成底層隔離層和底層選擇管柵極層；交替形成多組存儲管隔離層和存儲管柵極層；形成頂層隔離層和頂層選擇管柵極層；刻蝕形成在俯視平面上均勻分布的N個垂直孔，所述垂直孔的底部與所述襯底接觸，N為正整數；在所述垂直孔的內表面上沉積形成電荷俘獲復合層，然后填積多晶硅以形成柱狀襯底；垂直刻蝕多個隔離槽，其中各個所述隔離槽的底部與所述頂層隔離層接觸，所述多個隔離槽將頂層選擇管柵極層在俯視平面上被均分為N組、每組M個、共計M*N個相同的頂層選擇管柵極單元，M為正整數；對所述M*N個頂層選擇管柵極單元、所述底層選擇管柵極層和多層所述存儲管柵極層分別形成金屬引線；形成與所述N個柱狀襯底頂部分別相連的N條位線，以及形成與所述襯底底部相連的源線。

根據本發明實施例的CAKE3D?NAND存儲器的形成方法，至少具有以下優點：

(1)與現有技術兼容，簡單易行，工藝成本低。

(2)制得的存儲器在垂直方向實現了單元串接，比傳統平面結構的與非閃存多了垂直方向拓展來提升存儲密度。此外，與P-BiCS結構NAND相比，通過“將垂直孔進行等分”的方法將最小存儲單元在俯視平面上進一步細化，使得存儲密度進一步提升。

(3)制得的存儲器中，與同一個垂直孔外圍相接觸的多個單元共用同一個柱狀襯底，因此同一時間參與編程的存儲單元或者同一時間參與擦除的存儲單元越多，柱狀襯底處的電場越強，電流也越大，越容易產生熱電子或者熱空穴，存儲器的編程效率或者擦除效率越高。

(4)制得的存儲器中，由于電荷俘獲復合層是形成在垂直孔的內表面上的，因此其俯視截面為環形，具有弧度。由電荷俘獲復合層中的弧形介質中電場分布特性可知，具有弧度的電荷俘獲復合層使得形成的存儲器的編程效率或者擦除效率更高。

另外，根據本發明實施例的CAKE3D?NAND存儲器的形成方法還可以具有如下附加技術特征：

在本發明的一個示例中，所述多個隔離槽包括：多個第一隔離槽，用于將所述頂層選擇管柵極層平均分隔成N個相同頂層選擇管柵極區域，其中，每個所述頂層選擇管柵極區域對應一個所述柱狀襯底；以及多個第二隔離槽，用于將每個頂層選擇管柵極區域平均分隔成M個相同頂層選擇管柵極單元，其中，每個頂層選擇管柵極單元均與所述柱狀襯底的局部相接觸。

在本發明的一個示例中，所述沉積形成電荷俘獲復合層包括：依次沉積形成隧穿氧化層、電荷陷阱層和阻擋氧化層。

在本發明的一個示例中，當所述N個垂直孔呈二維正方點陣分布時，M取值為4、8或16；當所述N個垂直孔呈二維六角點陣分布時，M取值為3、6或9。