[發(fā)明專利]半導體結構的形成方法

有效

• 申請?zhí)枺?/td>: 201410307558.4
• 申請日: 2014-06-30
• 公開（公告）號: CN105448644B
• 公開（公告）日: 2019-07-02
• 發(fā)明（設計）人: 陳怡駿;馮健;游寬結
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰(zhàn);駱蘇華

一種半導體結構的形成方法，包括：提供若干襯底，所述襯底具有第一表面、以及與第一表面相對的第二表面，所述襯底的第一表面具有器件層；提供物理氣相沉積設備，所述物理氣相沉積設備包括相互連通的預處理腔和工藝腔；將若干襯底置于所述工藝腔內，采用物理氣相沉積工藝在若干襯底的第二表面或所述器件層表面形成導電層；在形成導電層之后，使若干襯底進入預處理腔內，對所述導電層進行退火處理。所形成的導電層電學厚度均一，電性能穩(wěn)定。

技術領域

本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。

背景技術

在半導體制造領域中，為了實現(xiàn)半導體器件之間的電連接，目前已發(fā)展出各種金屬互連結構以及形成工藝，例如，采用物理氣量沉積(Physical Vapor Deposition，簡稱PVD)工藝，形成以鋁(Al)或鋁銅(AlCu)合金為材料的電互連結構。然而，隨著超大規(guī)模集成電路(ULSI)的發(fā)展，形成金屬互連結構的工藝也受到了挑戰(zhàn)。

以現(xiàn)有的硅通孔(Through Silicon Via，簡稱TSV)結構為例，圖1至圖3是現(xiàn)有技術的硅通孔結構的形成過程的剖面結構示意圖。

請參考圖1，提供襯底100，所述襯底100的第一表面101具有器件層102；采用刻蝕工藝在所述器件層102和襯底100內形成通孔103。

請參考圖2，采用物理氣相沉積工藝在所述通孔103內和襯底100表面形成導電膜104，所述導電膜104填充滿所述通孔103(如圖1所示)。

請參考圖3，對所述導電膜104(如圖2所示)進行平坦化，直至暴露出器件層102表面為止，在通孔內103形成導電插塞104a。

在平坦化所述導電膜104之后，需要對所述襯底100的第二表面進行平坦化，直到暴露出導電插塞104a為止，所述第二表面與所述第一表面101相對。經(jīng)過對所述襯底100的第二表面進行平坦化之后，所述導電插塞103貫穿所述襯底100，形成硅通孔結構。之后，能夠將形成有器件層的若干襯底堆疊設置，并通過所述導電插塞使位于若干襯底表面的器件層電學連接，從而使芯片集成。

然而，由于所形成的導電膜的電學性能不穩(wěn)定，導致由所述導電膜形成的導電插塞的電性能存在差異。

發(fā)明內容

本發(fā)明解決的問題是所形成的導電層電學厚度均一，電性能穩(wěn)定。

為解決上述問題，本發(fā)明提供一種提供半導體結構的形成方法，包括：提供若干襯底，所述襯底具有第一表面、以及與第一表面相對的第二表面，所述襯底的第一表面具有器件層；提供物理氣相沉積設備，所述物理氣相沉積設備包括相互連通的預處理腔和工藝腔；將所述若干襯底置于所述工藝腔內，采用物理氣相沉積工藝在所述若干襯底的第二表面或所述器件層表面形成導電層；在形成導電層之后，使所述若干襯底進入預處理腔內，對所述導電層進行退火處理。

可選的，所述工藝腔內還包括：位于工藝腔底部的基座，所述基座用于放置若干襯底；與所述基座相對的氣體發(fā)生裝置；位于基座底部的第一冷卻管道，所述第一冷卻管道包括與工藝腔外部連通的第一入水口和第一出水口，所述第一入水口用于向第一冷卻管道內輸入冷卻液，所述第一出水口用于將冷卻液排出第一冷卻管道。

可選的，所述氣體發(fā)生裝置包括：靶材，靶材的正面與所述基座相對；位于所述靶材背面的第二冷卻管道，用于使所述靶材降溫，所述第二冷卻管道包括與工藝腔外部連通的第二入水口和第二出水口，所述第二入水口用于向第二冷卻管道內輸入冷卻液，所述第二出水口用于將冷卻液排出第二冷卻管道。

可選的，所述物理氣相沉積工藝包括：溫度小于200℃，時間大于2小時，氣壓小于10-7torr，轟擊靶材的氣體為氬氣。

可選的，還包括：在所述物理氣相沉積工藝之前，將若干襯底置于所述預處理腔內進行預處理，以去除襯底表面的雜質和水。