[發明專利]多相時鐘發生器實現高分辨率的方法

有效

• 申請號: 201410290349.3
• 申請日: 2014-06-25
• 公開（公告）號: CN104135282B
• 公開（公告）日: 2017-12-05
• 發明（設計）人: 寧寧;楊暢;唐睿;曹英帥;李靖;吳霜毅;劉洋;于奇
• 申請（專利權）人: 電子科技大學
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 成都虹橋專利事務所(普通合伙)51124
• 代理人: 劉世平

技術領域

本發明涉及微電子技術中的鎖相環，特別涉及一種基于延遲鎖相環DLL的高分辨率多相時鐘發生器電路。

背景技術

隨著集成電路的性能不斷提高，微處理器的主頻也在逐漸提高。但是由于印刷電路板技術的限制，主板無法為芯片提供較高速，高精度的時鐘信號。因此，在芯片內部，一個穩定的高頻時鐘產生電路顯得尤為重要。高速并行芯片之間的通信系統通常包括一個時鐘通道和多個數據通道，其中時鐘通道接收外部時鐘信號提供給數據通道，已得到精確的采樣數據。為了實現芯片間各個信道之間的通信，需要基于延遲鎖相環DLL的高分辨率多相時鐘發生器。

延遲鎖相環的結構如圖1所示，由參考時鐘輸入端REF_CLK、鑒相器PD、電荷泵CP、低通濾波器LF及電壓控制延遲線VCDL組成，電壓控制延遲線VCDL包括反饋時鐘輸出端FBAK_CLK，參考時鐘輸入端REF_CLK與鑒相器PD及電壓控制延遲線VCDL連接，鑒相器PD與電荷泵CP連接，電荷泵CP通過低通濾波器LF一端連接，并與電壓控制延遲線VCDL連接，低通濾波器LF的另一端與地線連接，電壓控制延遲線VCDL中的反饋時鐘輸出端FBAK_CLK與鑒相器PD連接。電荷泵包括對低通濾波器充放電的充電支路與放電支路，其中充放電電流可調，且分別為I_UP和I_DN，其結構如圖2所示。鑒相器通過比較參考時鐘與反饋時鐘之間的相位產生UP或DN信號,UP和DN信號分別控制著CP對LF充放電的時間。電荷泵根據UP和DN信號對LF充放電，把鑒相器的輸出轉換成控制電壓VC。VC調控著VCDL中每個電壓控制延遲單元的延遲時間，VC增加使電壓控制延遲單元的延遲增加；VC減小使電壓控制延遲單元的延遲減小。整個DLL環路中的負反饋通過調整VC以減小參考時鐘REF_CLK與反饋時鐘FBAK_CLK間的相位誤差。最終參考時鐘REF_CLK與反饋時鐘FBAK_CLK的上升沿完全重合，環路鎖定。

電壓控制延遲單元的最小延遲時間決定了DLL輸出的多相時鐘的分辨率。實現高分辨率的傳統方法是盡可能減小電壓控制延遲單元的最小延遲時間。但此種方法會增加電路設計的復雜程度，并且分辨率極限受工藝限制。

發明內容

本發明所要解決的技術問題，就是針對現有技術中為實現高分辨率的多相時鐘而增加電路設計復雜程度，且多相時鐘的最大分辨率受工藝限制的問題，提供實現高分辨率多相時鐘的方法，以達到不增加電路設計復雜程度且最大分辨率不受工藝限制。

本發明解決其技術問題的技術方案是，提供一種多相時鐘發生器實現高分辨率的方法，包括如下步驟：

鑒相器通過比較參考時鐘與反饋時鐘之間的相位產生UP或DN信號,UP和DN信號分別控制著電荷泵對低通濾波器充放電的時間；

電荷泵根據UP和DN信號對低通濾波器充放電，把鑒相器的輸出信號轉換成控制電壓，在電荷泵中，調整充電電流I_UP大于放電電流I_DN，由于低通濾波器對電流的積分，控制電壓增大，反饋時鐘的延遲時間隨之增加，從而使得反饋時鐘與參考時鐘之間產生相位差，增大放電時間，減小控制電壓的變化，鎖相環環路經過多次上述負反饋調節后，最終達到鎖定狀態。

具體地，設定多相時鐘發生器初始狀態時電壓控制延遲線中每個電壓控制延遲單元的延遲時間為最小延遲時間T_min，時鐘延遲時間T_D滿足(N-1)T_s<T_D<NT_s，其中T_min滿足T_s為輸入時鐘周期，N為電壓控制延遲線中電壓控制延遲單元的數量。

具體地，環路鎖定后，反饋時鐘延遲時間T_D＝NT_s+△t，即每個電壓控制延遲單元的延遲時間為多相時鐘發生器實現的分辨率，△t為參考時鐘上升沿與反饋時鐘上升沿的相位誤差，其通過公式

計算得到，其中T_P是UP信號的脈沖寬度，即充電電流I_UP的充電時間，ΔI＝I_UP-I_DN，I_UP為電荷泵充電電流，I_DN為電荷泵放電電流。