[發明專利]一種半導體器件及其制作方法、電子裝置

有效

• 申請號: 201410272652.0
• 申請日: 2014-06-18
• 公開（公告）號: CN105206562B
• 公開（公告）日: 2018-06-08
• 發明（設計）人: 鄧浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制作方法，包括：提供半導體襯底，在所述半導體襯底上沉積形成刻蝕停止層；在所述刻蝕停止層上沉積形成應力緩沖層；在所述應力緩沖層上形成低k介電層。根據本發明的制作方法在低k或超低k介電層和刻蝕停止層之間形成應力緩沖層，提高了低k或超低k介電層和刻蝕停止層間的附著力，避免了剝離或者脫層問題的出現，進而提高了器件的性能和良率。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法、電子裝置。

背景技術

隨著半導體制造技術越來越精密，集成電路也發生著重大的變革，集成在同一芯片上的元器件數量已從最初的幾十、幾百個增加到現在的數以百萬個。為了達到復雜度和電路密度的要求，半導體集成電路芯片的制作工藝利用批量處理技術，在襯底上形成各種類型的復雜器件，并將其互相連接以具有完整的電子功能，目前大多采用在導線之間以超低k層間介電層作為隔離各金屬內連線的介電材料，互連結構用于提供在IC芯片上的器件和整個封裝之間的布線。在該技術中，在半導體襯底表面首先形成例如場效應晶體管(FET)的器件，然后在BEOL(集成電路制造后段制程)中形成互連結構。

正如摩爾定律所預測的，半導體襯底尺寸的不斷縮小，以及為了提高器件的性能在半導體襯底上形成了更多的晶體管，采用互連結構來連接晶體管是必然的選擇。然而相對于元器件的微型化和集成度的增加，電路中導體連線數目不斷的增多，使得導體連線架構中的電阻及電容所產生的寄生效應，造成了嚴重的傳輸延遲(RC Delay)，為了減少RC延遲，采用低k或超低k介電材料作為介電層。而在形成低k或超低k介電層之前，往往先沉積形成刻蝕停止層。刻蝕停止層一方面用于在低k或超低k介電層內定義凹槽及通孔結構時的刻蝕停止作用(因兩者間的構成材質不同，具有較佳的刻蝕選擇比)。另一方面，可防止金屬銅材料的擴散。同時為了保護其下方的低k或超低k介電層，使其在刻蝕時不被腐蝕形成凹陷，因此，低k或超低k介電層的集成需要刻蝕停止層。

然而在后端工藝制程(BEOL)中銅互連線的制作時，低k或超低k介電層往往是多孔的，且較柔軟及脆弱，并通常具有相對于鄰近膜層而言較高的熱膨脹率和較低的熱傳導性，導致低k或超低k介電層與鄰近的刻蝕停止層之間有較差的附著性。而在進行后續的化學機械研磨或者封裝制程時，容易造成低k或超低k介電層和刻蝕停止層間剝離或脫層問題的出現。針對此問題，通常的做法是在刻蝕停止層和低k或超低k介電層之間增加一層具有拉應力的氧化硅初始層，但是這種方法對于刻蝕停止層和低k或超低k介電層間的附著力的提高很有限。

因此，為了解決上述技術問題，有必要提出一種新的制作方法。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在問題，本發明實施例一提出一種半導體器件的制作方法，包括：提供半導體襯底，在所述半導體襯底上沉積形成刻蝕停止層；在所述刻蝕停止層上沉積形成應力緩沖層；在所述應力緩沖層上形成低k介電層。

進一步，所述應力緩沖層的應力從下至上逐漸由壓應力轉變為拉應力。

進一步，所述應力緩沖層的碳含量從下至上由零逐漸增加，從最下層部分的SiO到最上層的SiCO。

進一步，采用等離子化學氣相沉積工藝形成所述應力緩沖層，其中，以甲基二乙氧基硅烷為源氣體，α-松油烯為致孔劑，氧氣為氧化劑。

進一步，在所述等離子化學氣相沉積過程中，低頻射頻功率從預設定值逐漸減小到零，高頻射頻功率從零逐漸增大到預設定值，保持總的射頻功率不變，其中所述總的射頻功率與后續沉積所述低k介電層時的射頻功率相同，α-松油烯的流量從零逐漸增大到預設定流量值，所述預設定流量值與后續沉積所述低k介電層時的流量值相同。