[發明專利]刻蝕方法和互連結構的形成方法

有效

• 申請號: 201410265014.6
• 申請日: 2014-06-13
• 公開（公告）號: CN105336585B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 周鳴
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/033
• 分類號: H01L21/033;H01L21/311;H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

本發明提供了一種刻蝕方法和互連結構的形成方法。刻蝕方法包括：在提供半導體襯底上形成介質層后，在介質層上形成硬掩模，硬掩模的材料為二氧化鈦；以硬掩模為掩模刻蝕介質層，在介質層內形成通孔；之后，在通孔內填充滿金屬材料，形成金屬插塞。以二氧化鈦為硬掩模材料，相比于傳統的如以氮化鈦為材料的硬掩模材料，在刻蝕二氧化鈦形成硬掩模時，在二氧化鈦內產生應力較小，因而可有效降低刻蝕硬掩模材料形成硬掩模過程中硬掩模材料的形變量，從而提高形成的硬掩模精度，進而提高后續以硬掩模為掩模刻蝕介質層后形成于介質層內的通孔精度，以及后續在通孔內填充金屬材料后，形成的金屬插塞的結構形態，以改善金屬插塞的性能。

技術領域

本發明涉及半導體技術領域，尤其是涉及一種刻蝕方法和互連結構的形成方法。

背景技術

隨著半導體技術發展，半導體器件的集成度不斷增加，半導體器件特征尺寸(Critical Dimension，CD)越來越小。

而隨著特征尺寸的逐漸減小，互連結構之間寄生電容等原因而產生的RC延遲(RCdelay)對半導體器件的影響越來越大。降低互連結構中介質層材料的K值是有效降低RC延遲效應的方法。近年來，在半導體器件的后段制備工藝(Back End of The Line，BEOL)中，低K介電材料(K＜3)以逐漸成為介質層的主流材料，且隨著半導體器件發展需求，所采用的介質層材料的K值不斷減小。

此外，現有技術還采用電阻系數更小的銅來取代傳統的鋁作為互連結構中的金屬插塞的材料，以降低金屬插塞自身的電阻。同時，由于銅的熔點高，且抗電致遷移能力也比較強，相對于傳統的鋁材料的金屬插塞，能夠承載更高的電流密度，進有利于而提高形成的芯片的封裝密度。

參考圖1至圖3，現有的金屬插塞的形成工藝包括：

先參考圖1，在半導體襯底10上形成介質層11，之后在介質層11上形成硬掩模材料層，并在硬掩模材料層上形成光刻膠掩模13后，以光刻膠掩模13為掩模刻蝕硬掩模材料層形成硬掩模12，之后以硬掩模12為掩模刻蝕介質層11，在介質層11內形成通孔14；

接著參考圖2，在去除所述光刻膠掩模13后，向所述通孔14內填充滿銅等金屬材料15；

再參考圖3，以平坦化工藝去除多余的金屬材料15，露出介質層11，在介質層11內形成金屬插塞16。

然而，在實際操作過程中發現，通過現有技術形成的金屬插塞的結構與設計結構有所偏差，從而降低了金屬插塞的性能。為此如何降低實際形成的金屬插塞與預先的設計結構間的偏差，優化金屬插塞的結構，以提高金屬插塞性能是本領域技術人員亟需解決的問題。

發明內容

本發明解決的問題是提供一種刻蝕方法和互連結構的形成方法，以優化刻蝕介質層后，在介質層內形成的金屬插塞的結構。

為解決上述問題，本發明提供的刻蝕方法包括：

提供半導體襯底；

在所述半導體襯底上形成介質層；

在所述介質層上形成硬掩模，所述硬掩模的材料為二氧化鈦；

以所述硬掩模為掩模刻蝕所述介質層，在所述介質層內形成通孔。

可選地，刻蝕所述介質層的方法為干法刻蝕。

可選地，所述干法刻蝕以含有四氟化碳和二氧化碳的氣體為刻蝕氣體。

可選地，所述干法刻蝕的步驟包括氣體流量為100～5000sccm，氣壓為0.01～10torr，射頻功率為100～5000W，偏置功率為100～1000W。

可選地，刻蝕所述介質層的干法刻蝕采用的刻蝕氣體還包括三氟甲烷。

可選地，所述硬掩模的厚度為