[發(fā)明專利]半導(dǎo)體集成電路器件

有效

• 申請?zhí)枺?/td>: 201410264922.3
• 申請日: 2010-02-10
• 公開（公告）號: CN104022715B
• 公開（公告）日: 2017-04-12
• 發(fā)明（設(shè)計(jì)）人: 渡邊久晃
• 申請（專利權(quán)）人: 瑞薩電子株式會社
• 主分類號: H02P23/00
• 分類號: H02P23/00;H02P27/04;B60L15/20;B60L15/02
• 代理公司: 北京市金杜律師事務(wù)所11256
• 代理人: 陳偉,王娟娟

1.一種半導(dǎo)體集成電路器件，其具有第一CPU、第二CPU和馬達(dá)旋轉(zhuǎn)速度判定電路，上述第一CPU在上述馬達(dá)旋轉(zhuǎn)速度判定電路的輸出表示馬達(dá)的旋轉(zhuǎn)速度為第一旋轉(zhuǎn)速度以下時(shí)，進(jìn)行從解析器輸出的解析值的修正處理和基于修正后的解析值的馬達(dá)的控制信號生成處理，

當(dāng)上述馬達(dá)旋轉(zhuǎn)速度判定電路的輸出表示上述馬達(dá)的旋轉(zhuǎn)速度高于第一旋轉(zhuǎn)速度時(shí)，據(jù)此上述第二CPU進(jìn)行解析值的修正處理，上述第一CPU進(jìn)行切換，以進(jìn)行基于上述第二CPU進(jìn)行了修正后的解析值的馬達(dá)的控制信號生成處理。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于，

還包括時(shí)鐘生成電路，該時(shí)鐘生成電路進(jìn)行如下控制：在上述馬達(dá)的旋轉(zhuǎn)速度為第一旋轉(zhuǎn)速度以下的期間，停止向上述第二CPU供給時(shí)鐘，隨著上述馬達(dá)的旋轉(zhuǎn)速度高于第一旋轉(zhuǎn)速度，向上述第二CPU供給時(shí)鐘。

3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其特征在于，

還包括電源電路，其進(jìn)行如下控制：在停止向上述第二CPU供給時(shí)鐘的期間，停止向上述第二CPU供給電源。

4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其特征在于，

還包括電源電路，其進(jìn)行如下控制：在上述馬達(dá)的旋轉(zhuǎn)速度達(dá)到第一旋轉(zhuǎn)速度之前，以及上述馬達(dá)的旋轉(zhuǎn)速度大于第一旋轉(zhuǎn)速度之后達(dá)到低于上述第一旋轉(zhuǎn)速度的第二旋轉(zhuǎn)速度時(shí)，停止向上述第二CPU供給電源。

5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路器件，其特征在于，

具有與上述第二CPU連接的第一存儲器，

上述第二CPU從上述第一存儲器讀取用于進(jìn)行上述解析值的修正處理的程序。

6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路器件，其特征在于，

具有與上述第一CPU連接的非易失性存儲器，

上述第一CPU從上述非易失性存儲器讀取應(yīng)執(zhí)行的程序的命令，上述第二CPU要執(zhí)行的上述解析值的修正處理程序被從上述非易失性存儲器傳送至上述第一存儲器。

7.一種半導(dǎo)體集成電路器件，

具有第一CPU、第二CPU、判斷馬達(dá)的旋轉(zhuǎn)速度的馬達(dá)旋轉(zhuǎn)速度判定電路、以及時(shí)鐘供給電路，

上述第一CPU進(jìn)行從解析器輸出的解析值的修正處理，

上述第二CPU進(jìn)行基于修正后的解析值的馬達(dá)的控制信號生成處理，

上述第二CPU進(jìn)行如下控制：基于上述馬達(dá)的旋轉(zhuǎn)速度改變從上述時(shí)鐘供給電路向上述第一CPU供給的時(shí)鐘頻率。

8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路器件，其特征在于，

具有與上述第一CPU連接的第一存儲器和與上述第二CPU連接的非易失性存儲器，

上述第一CPU從上述第一存儲器讀取上述解析值修正處理用的程序，

上述第二CPU從上述非易失性存儲器讀取上述馬達(dá)控制信號生成處理用的程序，

上述解析值修正處理用程序被從上述非易失性存儲器傳送至上述第一存儲器。