[發明專利]與CMOS工藝兼容的NAND閃存結構的邏輯MTP

有效

• 申請號: 201410264647.5
• 申請日: 2014-06-13
• 公開（公告）號: CN104009041A
• 公開（公告）日: 2014-08-27
• 發明（設計）人: 方鋼鋒
• 申請（專利權）人: 蘇州鋒馳微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;G11C16/02
• 代理公司: 無錫市大為專利商標事務所(普通合伙) 32104
• 代理人: 曹祖良;韓鳳

1.與CMOS工藝兼容的NAND閃存結構的邏輯MTP，其特征是，包括：一個PMOS晶體管和一個NCAP電容組成單元，其中NCAP電容的漏極連接編程線，NCAP電容的浮柵連接PMOS晶體管的柵極；然后由2個或多個這種單元串聯組合在一起，即每個PMOS晶體管漏極連接到下一個PMOS晶體管的源極；在串聯組合的首尾PMOS晶體管上再各串聯一個PMOS晶體管，所有PMOS晶體管的襯底通過N阱連接在一起，所有NCAP電容的襯底通過P阱連接在一起。

2.如權利要求1所述的與CMOS工藝兼容的NAND閃存結構的邏輯MTP，其特征是，其中第一個PMOS晶體管PMOS1的源極再連接到一個PMOS管PMOS0的漏極，PMOS管PMOS0的柵極作為字節的控制線WL，源極作為比特的控制線BL，最后一個PMOS晶體管PMOSn的漏極再連接一個PMOS管PMOSn+1的源極，PMOS管PMOSn+1的柵極作為漏極端的字節的控制線SWL，漏極作為漏極端的控制線SL，n為大于或等于2的自然數。

3.如權利要求1所述的與CMOS工藝兼容的NAND閃存結構的邏輯MTP，其特征是，?所述NCAP?電容的襯底的P阱跟整個芯片的P型襯底由深N阱隔開。

4.如權利要求3所述的與CMOS工藝兼容的NAND閃存結構的邏輯MTP，其特征是，在P阱上加負的電壓時，NCAP電容上能夠傳負的電壓。