[發(fā)明專利]半導體器件的形成方法

有效

• 申請?zhí)枺?/td>: 201410264580.5
• 申請日: 2014-06-13
• 公開（公告）號: CN105336610B
• 公開（公告）日: 2018-11-16
• 發(fā)明（設計）人: 梁海慧;周祖源
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/3105
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰(zhàn);駱蘇華

一種半導體器件的形成方法。分兩階段在具有柵極結構及有源區(qū)的半導體襯底上形成第一介電層與第二介電層，其中，在第一介電層形成完畢后，在其內注入硅離子形成硅摻雜層，之后在硅摻雜層上形成第二介電層；之后分兩階段研磨第二介電層與第一介電層至柵極結構頂部表面暴露出來，第一階段以柵極結構頂部的硅摻雜層為研磨終點，對于硅摻雜層上的第二介電層，采用快速研磨的方式加以去除，研磨效率較高，第二階段研磨至柵極結構頂部表面停止，對于硅摻雜層下的第一介電層，采用慢速研磨的方式，以對柵極結構頂部的第一介電層及周圍區(qū)域的第二介電層與第一介電層進行均等研磨，避免介電層表面出現碟形凹陷。

技術領域

本發(fā)明涉及半導體技術領域，尤其涉及一種半導體器件的形成方法。

背景技術

在半導體器件制作過程中，化學機械研磨(Chemical Mechanical Polish，CMP)工藝是一種常見的用以降低半導體結構表面高度差的平坦化技術，其利用了研磨液的機械性研磨作用和化學腐蝕作用。

在具體工藝中，當同時平坦化介電層與較硬的其它材質時，會發(fā)現容易在介電層內出現碟形凹陷(dishing)現象，例如同時研磨介電層與介電層內包埋的NMOS晶體管的柵極結構時，由于上述柵極結構上后續(xù)會制作金屬互連結構以將NMOS晶體管的信號引出，此時，若介電層出現碟形凹陷，且在上述碟形凹陷內填入金屬等導電材質后，將影響半導體器件的可靠性。

針對上述技術問題，本發(fā)明提供一種新的半導體器件的形成方法加以解決。

發(fā)明內容

本發(fā)明解決的問題是如何避免化學機械研磨中，介電層出現的碟形凹陷。

為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，包括：

提供半導體襯底，所述半導體襯底上形成有柵極結構及位于所述柵極結構兩側的有源區(qū)；

采用第一介電層填充所述柵極結構；

對所述第一介電層進行硅離子注入形成硅摻雜層；

在所述硅摻雜層上形成第二介電層；

采用第一研磨速率研磨所述第二介電層至所述柵極結構頂部的硅摻雜層停止，采用第二研磨速率研磨所述第一介電層至所述柵極結構暴露出來，所述第二研磨速率小于所述第一研磨速率。

可選地，所述柵極結構至少為一個，為NMOS晶體管的柵極結構或PMOS晶體管的柵極結構。

可選地，所述柵極結構至少為兩個，分別為NMOS晶體管的柵極結構與PMOS晶體管的柵極結構。

可選地，所述柵極結構中的柵極為用于形成NMOS晶體管或PMOS晶體管的偽柵，所述研磨至柵極結構暴露出來后，還進行去除所述偽柵，填充金屬層形成所述NMOS晶體管或PMOS晶體管的柵極。

可選地，所述第一介電層的厚度與所述柵極結構的高度相同。

可選地，所述柵極結構上形成有刻蝕終止層。

可選地，所述刻蝕終止層的材質為氮化硅或氮氧化硅。

可選地，所述第一介電層與所述第二介電層的材質相同。

可選地，硅離子注入的能量范圍為30keV～40keV，濃度范圍為10¹⁴cm^-2～10¹⁶cm^-2。

可選地，所述第一介電層與所述第二介電層的材質為二氧化硅，所述第一研磨速率的范圍為500nm/min～700nm/min，所述第二研磨速率的范圍為100nm/min～300nm/min。

可選地，所述硅離子的來源為硅烷的等離子體。