[發明專利]半導體集成電路

有效

• 申請號: 201410260671.1
• 申請日: 2010-09-08
• 公開（公告）號: CN104113321A
• 公開（公告）日: 2014-10-22
• 發明（設計）人: 光明雅泰;飯塚洋一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03K19/0175
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李蘭;孫志湧

1.一種半導體集成電路，包括：

第一收發機和第二收發機，所述第一收發機和所述第二收發機通過信號線執行數據的發送和接收，其中

所述第一收發機包括：

第一終端電路，所述第一終端電路包括第一電阻器和第一開關，所述第一電阻器被設置在第一電源端子和所述信號線之間，所述第一開關控制流過所述第一電阻器的電流被導通和截止；以及

控制電路，所述控制電路將第一控制信號輸出到所述第一終端電路，使得當所述第一收發機接收數據時，所述第一開關被接通，當所述第一收發機發送數據時，所述第一開關被斷開，并且當所述第一收發機在接收數據之后進一步接收另一數據時，在接收到所述數據之后的第一預定時段期間，所述第一開關持續接通，

其中，所述第一預定時段是基于所述第一收發機的數據接收間隔而決定的，所述數據接收間隔設置為使得由于所述第一開關被接通和斷開而發生的電源噪聲在接收所述另一數據之前被收斂。

2.一種存儲器，包括：

外部端子，所述外部端子被配置成接收數據，并且在預定間隔之后繼續接收另一數據；

終端電路，所述終端電路耦合到所述外部端子；以及

存儲器單元，所述存儲器單元通過所述終端電路耦合到所述外部端子；

其中，所述存儲器接收控制信號，所述控制信號在所述間隔小于或等于預定閾值時切通所述終端電路的功能，并且在所述間隔超過所述預定閾值時切斷所述功能。

3.根據權利要求2所述的存儲器，其中，所述間隔是根據所述數據的讀取時延和所述另一數據的讀取時間來確定的。

4.根據權利要求3所述的存儲器，其中，所述數據和所述另一數據分別具有預定的突發長度，并且所述間隔是根據所述突發長度來確定的。

5.根據權利要求2所述的存儲器，其中，所述終端電路包括配置成接收所述控制信號的開關和耦合到所述開關的電阻器。

6.根據權利要求5所述的存儲器，其中，所述終端電路進一步包括耦合到所述電阻器的另一電阻器以及耦合到所述另一電阻器的另一開關。

7.根據權利要求6所述的存儲器，其中，所述電阻器和所述另一電阻器被串聯耦合。

8.根據權利要求2所述的存儲器，其中，所述存儲器是SDRAM。