[發明專利]半導體器件及其制造方法

有效

• 申請號: 201410258002.0
• 申請日: 2014-06-11
• 公開（公告）號: CN104701322B
• 公開（公告）日: 2019-07-26
• 發明（設計）人: 李起洪;皮昇浩;李承俊
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L29/792;H01L21/336
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;周曉雨

一種半導體器件包括：第一層疊結構，其具有彼此交替形成的第一導電層和第一絕緣層；第一半導體圖案，其穿通第一層疊結構；耦接圖案，其與第一半導體圖案耦接；以及縫隙，其穿通第一層疊結構和耦接圖案。

相關申請的交叉引用

本申請要求2013年12月9日提交的申請號為10-2013-0152591的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的各種示例性實施例總體而言涉及一種電子器件及其制造方法，更具體而言，涉及一種半導體器件及其制造方法。

背景技術

非易失性存儲器件即使在斷電時也能保留儲存的數據。存儲器單元以單層制造在硅襯底之上的二維存儲器件在增加其集成度上已達到物理極限。因此，已經提出了存儲器單元沿著豎直方向層疊在硅襯底之上的三維(3D)非易失性存儲器件。

在現有的三維非易失性存儲器中，可以通過交替地層疊導電層和絕緣層、以及通過形成穿通層疊結構的溝道層來形成層疊結構，使得可以同時形成多個存儲器單元。然而，隨著層疊結構的高度增加，制造工藝難度增加。另外，溝道長度增加可導致單元電流降低。

發明內容

本發明的示例性實施例針對一種具有改善的特性的半導體器件及其制造方法。

根據本發明的一個實施例的半導體器件可以包括：第一層疊結構：其具有彼此交替形成的第一導電層和第一絕緣層；第一半導體圖案，其穿通第一層疊結構；耦接圖案，其與第一半導體圖案耦接；以及縫隙，其穿通第一層疊結構和耦接圖案。

根據本發明的一個實施例的半導體器件可以包括：第一層疊結構，其具有彼此交替形成的第一柵電極和第一絕緣層；第二層疊結構，其位于第一層疊結構之下并且包括彼此交替形成的第二柵電極和第二絕緣層；第一溝道層，其穿通第一層疊結構；第二溝道層，其穿通第二層疊結構；耦接圖案，其包括與第一溝道層的下部和第二溝道層的上部耦接的水平部分，以及從水平部分突出并且包圍第一溝道層的側壁的豎直部分；以及縫隙，其穿通第一層疊結構、第二層疊結構、以及耦接圖案的水平部分。

根據本發明的一個實施例的制造半導體器件的方法可以包括以下步驟：形成犧牲圖案；在犧牲圖案之上形成第一層疊結構，其中，第一層疊結構包括彼此交替形成的第一材料層和第二材料層；形成穿通第一層疊結構的第一開口；經由第一開口去除犧牲圖案以形成第二開口；在第一開口和第二開口中形成多層電介質層以填充第二開口；以及在第一開口中形成第一半導體圖案。

附圖說明

圖1A至圖1C是說明根據本發明的一個實施例的半導體器件的截面圖；

圖2是說明參照圖1A至圖1C所述的半導體器件的布局圖；

圖3A至圖3F是說明根據本發明的一個實施例的半導體器件的截面圖；

圖4A至圖4D是說明參照圖3A至圖3F所述的半導體器件的布局圖；

圖5A至圖5E是說明根據本發明的一個實施例的制造半導體器件的方法的截面圖；

圖6A至圖6E是說明根據本發明的一個實施例的制造半導體器件的方法的截面圖；

圖7A至圖7D是說明根據本發明的一個實施例的制造半導體器件的方法的截面圖；

圖8A至圖8D是說明根據本發明的一個實施例的制造半導體器件的方法的截面圖；

圖9A至圖9D是說明根據本發明的一個實施例的制造半導體器件的方法的截面圖；

圖10A至圖10D是說明根據本發明的一個實施例的制造半導體器件的方法的截面圖；

圖11是說明根據本發明的一個實施例的存儲系統的框圖；