[發(fā)明專利]3DIC密封環(huán)結(jié)構(gòu)及其形成方法

有效

• 申請?zhí)枺?/td>: 201410253422.X
• 申請日: 2014-06-09
• 公開（公告）號: CN104779243B
• 公開（公告）日: 2018-02-23
• 發(fā)明（設(shè)計）人: 何承穎;陳保同;王文德;劉人誠;楊敦年
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/31;H01L21/98
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司11409
• 代理人: 章社杲,孫征

技術(shù)領(lǐng)域

本發(fā)明總體涉及集成電路，更具體地，涉及3D集成電路。

背景技術(shù)

由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的持續(xù)改進，半導(dǎo)體產(chǎn)業(yè)已經(jīng)經(jīng)歷了快速發(fā)展。在大多數(shù)情況下，這種集成密度的改進源自最小特征尺寸的不斷降低(例如，將半導(dǎo)體工藝節(jié)點向著亞20nm節(jié)點縮小)，這允許更多的部件被集成在給定的面積中。隨著近來對微型化、更高速度和更大帶寬以及更低功耗和延遲的需求的增長，對半導(dǎo)體管芯的更小和更具創(chuàng)造性的封裝技術(shù)的需求也已增長。

隨著半導(dǎo)體技術(shù)進一步的發(fā)展，堆疊式半導(dǎo)體器件(例如，3D集成電路(3DIC))已經(jīng)作為有效替代出現(xiàn)以進一步降低半導(dǎo)體器件的物理尺寸。在堆疊式半導(dǎo)體器件中，在不同的半導(dǎo)體晶圓上制造諸如邏輯電路、存儲器電路、處理器電路等的有源電路。兩個或多個半導(dǎo)體晶圓可以堆疊在一起和/或接合在彼此的頂部上以進一步減小半導(dǎo)體器件的形狀因數(shù)。

在制造工藝期間，在通過切割半導(dǎo)體晶圓來分隔管芯之前，半導(dǎo)體晶圓經(jīng)歷了很多處理步驟。處理步驟可以包括光刻、蝕刻、摻雜、研磨和/或沉積不同的材料。處理步驟可以包括濕或干工藝步驟。也可以對堆疊式半導(dǎo)體器件實施上述處理步驟。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體器件，包括：第一半導(dǎo)體芯片，包括第一襯底、多個第一介電層和多條導(dǎo)線，多條導(dǎo)線形成在第一襯底上方的第一介電層中；第二半導(dǎo)體芯片，該第二半導(dǎo)體芯片的一表面接合至第一半導(dǎo)體芯片的第一表面，第二半導(dǎo)體芯片包括第二襯底、多個第二介電層和多條第二導(dǎo)線，并且多條第二導(dǎo)線形成在第二襯底上方的第二介電層中；第一導(dǎo)電部件，從第一半導(dǎo)體芯片延伸至多條第二導(dǎo)線中的一條；以及第一密封環(huán)結(jié)構(gòu)，從第一半導(dǎo)體芯片延伸至第二半導(dǎo)體芯片。

優(yōu)選地，第一密封環(huán)結(jié)構(gòu)延伸穿過第一半導(dǎo)體芯片的接合的第一表面和第二半導(dǎo)體芯片的接合的表面。

優(yōu)選地，第一密封環(huán)結(jié)構(gòu)和第一導(dǎo)電部件由相同的材料形成。

優(yōu)選地，第一密封環(huán)結(jié)構(gòu)沿著第一半導(dǎo)體芯片和第二半導(dǎo)體芯片的外圍。

優(yōu)選地，第一密封環(huán)結(jié)構(gòu)環(huán)繞第一半導(dǎo)體芯片。

優(yōu)選地，該半導(dǎo)體器件還包括：延伸穿過多個第二介電層的第二密封環(huán)結(jié)構(gòu)，其中，第一密封環(huán)結(jié)構(gòu)與第二密封環(huán)結(jié)構(gòu)直接接觸。

優(yōu)選地，該半導(dǎo)體器件還包括：延伸穿過多個第一介電層的第三密封環(huán)結(jié)構(gòu)，其中，第一密封環(huán)結(jié)構(gòu)與第三密封環(huán)結(jié)構(gòu)直接接觸。

優(yōu)選地，第一導(dǎo)電部件將第一半導(dǎo)體芯片電連接至第二半導(dǎo)體芯片，并且第一密封環(huán)結(jié)構(gòu)不電連接至任何有效器件。

優(yōu)選地，第一導(dǎo)電部件從第一半導(dǎo)體芯片的第二表面延伸至多條第二導(dǎo)線中的一條，并且第一密封環(huán)結(jié)構(gòu)從第一半導(dǎo)體芯片的第二表面延伸至第二半導(dǎo)體芯片。

優(yōu)選地，第一半導(dǎo)體芯片是背照式傳感器，而第二半導(dǎo)體芯片是邏輯電路。

根據(jù)本發(fā)明的另一方面，提供了一種形成半導(dǎo)體器件的方法，該方法包括：提供第一芯片，該第一芯片具有襯底和多個介電層，多個介電層中形成有金屬化層；將第一芯片的多個介電層的第一表面接合至第二芯片的一表面；形成從第一芯片延伸至第二芯片中的金屬化層的第一導(dǎo)電部件；以及形成從第一芯片延伸至第二芯片的第一密封環(huán)結(jié)構(gòu)。

優(yōu)選地，同時實施形成第一導(dǎo)電部件和形成第一密封環(huán)結(jié)構(gòu)。

優(yōu)選地，形成第一密封環(huán)結(jié)構(gòu)還包括：形成從襯底的背面延伸穿過多個介電層直至第二芯片的第一開口；以及在第一開口中形成導(dǎo)電材料。

優(yōu)選地，形成第一導(dǎo)電部件還包括：形成從襯底的背面延伸穿過多個介電層直至第二芯片中的金屬化層的第二開口，該第二開口與第一開口橫向間隔開；以及在第二開口中形成導(dǎo)電材料。

優(yōu)選地，該方法還包括：在第二芯片中形成第二密封環(huán)結(jié)構(gòu)，第一密封環(huán)結(jié)構(gòu)與第二密封環(huán)結(jié)構(gòu)直接接觸。

根據(jù)本發(fā)明的又一方面，提供了一種形成半導(dǎo)體器件的方法，該方法包括：提供第一襯底，第一襯底具有一個或多個上覆的第一介電層和位于一個或多個第一介電層中的第一導(dǎo)電互連件；提供第二襯底，第二襯底具有一個或多個上覆的第二介電層、位于一個或多個第二介電層中的第二導(dǎo)電互連件以及位于一個或多個第二介電層中的第一密封環(huán)結(jié)構(gòu)；將第一襯底接合至第二襯底，第一襯底接合至第二襯底使得第一介電層的最頂端的介電層與第二介電層的最頂端的介電層接觸；以及形成延伸穿過第一介電層的最頂端的介電層和第二介電層的最頂端的介電層的第二密封環(huán)結(jié)構(gòu)。

優(yōu)選地，在將第一襯底接合至第二襯底的步驟之前，實施形成第二密封環(huán)結(jié)構(gòu)的步驟。