[發(fā)明專利]一種采樣電路及采樣方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410248246.0
• 申請(qǐng)日: 2014-06-06
• 公開（公告）號(hào): CN104052459B
• 公開（公告）日: 2017-08-25
• 發(fā)明（設(shè)計(jì)）人: 周立人;熊俊
• 申請(qǐng)（專利權(quán)）人: 華為技術(shù)有限公司
• 主分類號(hào): H03K19/0185
• 分類號(hào): H03K19/0185
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)11363
• 代理人: 逯長(zhǎng)明,許偉群

技術(shù)領(lǐng)域

本發(fā)明涉及電子領(lǐng)域，特別涉及一種采樣電路和采樣方法。

背景技術(shù)

在無線通信中，無論是接收通道還是反饋通道，模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter，簡(jiǎn)稱ADC)都是必不可少的。隨著無線通訊技術(shù)的發(fā)展，對(duì)ADC的轉(zhuǎn)換頻率和線性度的要求也越來越高。

采樣電路是ADC的前置電路，其作用是采集模擬輸入電壓在某一時(shí)刻的瞬時(shí)值，并在ADC進(jìn)行轉(zhuǎn)換期間保持輸出電壓不變，以供ADC進(jìn)行模數(shù)轉(zhuǎn)換。采樣電路對(duì)ADC是至關(guān)重要的，因此采樣電路的線性度會(huì)直接影響ADC的線性度。

現(xiàn)有技術(shù)中的采樣電路通常包括采樣開關(guān)、保持電容、底極板開關(guān)和參考電壓開關(guān)等。上述各種開關(guān)通常采用MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半場(chǎng)效晶體管，簡(jiǎn)稱MOS管)。MOS管包括NMOS和PMOS兩種類型。NMOS管是采用一塊P型硅半導(dǎo)體材料作襯底，在其面上擴(kuò)散了兩個(gè)N型區(qū)，再在上面覆蓋一層二氧化硅(SiO2)絕緣層，最后在N區(qū)上方用腐蝕的方法做成兩個(gè)孔，用金屬化的方法分別在絕緣層上及兩個(gè)孔內(nèi)做成三個(gè)電極：G(柵極)、S(源極)及D(漏極)。同理，PMOS管是在N型硅半導(dǎo)體材料上擴(kuò)散了兩個(gè)P型區(qū)。無論是NMOS管還是PMOS管，其漏極和襯底之間有一個(gè)PN結(jié)，源極和襯底之間也有一個(gè)PN結(jié)。

MOS管的漏極和襯底之間的PN結(jié)相當(dāng)于一個(gè)二極管。在高頻工作時(shí)，二極管會(huì)出現(xiàn)電容特性，這個(gè)電容稱為寄生電容。由于二極管是非線性器件，其寄生電容也是非線性的，在采樣電路高頻工作時(shí)，該非線性的寄生電容會(huì)使采樣電路的線性度惡化，進(jìn)而影響ADC的線性度。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例中提供了一種采樣電路，具有較好的線性度。

為了解決上述技術(shù)問題，本發(fā)明實(shí)施例公開了如下技術(shù)方案：

一方面，提供了一種采樣電路，包括：采樣開關(guān)、保持電容和參考電壓開關(guān)，所述采樣開關(guān)與信號(hào)源相連，以及與所述保持電容的第一電極相連，用于在采樣階段閉合，以使所述保持電容的第一電極跟隨所述信號(hào)源的變化；

所述參考電壓開關(guān)的輸出端和第一參考電壓源相連，輸入端與所述保持電容的第一電極相連，用于在保持階段閉合，以將所述保持電容的第一電極的電壓拉至第一參考電壓；

所述保持電容用于在所述保持階段，從所述保持電容的第二電極輸出采樣電壓；

所述采樣電路還包括控制裝置，所述控制裝置的一端與所述參考電壓開關(guān)的偏置端相連，以及與所述參考電壓開關(guān)的輸入端相連，用于在所述采樣階段根據(jù)控制信號(hào)使所述參考電壓開關(guān)的偏置端懸空。

結(jié)合第一方面，在第一方面的第一種可能實(shí)現(xiàn)方式中，所述參考電壓開關(guān)包括第一MOS管，所述第一MOS管的源極為所述參考電壓開關(guān)的輸出端，所述第一MOS管的漏極為所述參考電壓開關(guān)的輸入端，所述第一MOS管的襯底為所述參考電壓開關(guān)的偏置端。

結(jié)合第一方面的第一種可能實(shí)現(xiàn)方式，在第一方面的第二種可能實(shí)現(xiàn)方式中，所述控制裝置包括第二NMOS管，所述第二NMOS管的柵極與控制信號(hào)輸入端相連，所述第二NMOS管的漏極與所述第一MOS管的漏極相連，以及與所述第一MOS管的襯底相連，所述第二NMOS管的襯底接地，所述第二NMOS管的源極接地；

其中，所述控制信號(hào)在所述采樣階段為低電平，在所述保持階段為高電平。

結(jié)合第一方面的第一種可能實(shí)現(xiàn)方式，在第一方面的第三種可能實(shí)現(xiàn)方式中，所述控制裝置包括第二PMOS管，所述第二PMOS管的柵極與控制信號(hào)輸入端相連，所述第二PMOS管的漏極與所述第一MOS管的漏極相連，以及與所述第一MOS管的襯底相連，所述第二PMOS管的襯底接地，所述第二PMOS管的源極與第二參考電壓源相連；

其中，所述控制信號(hào)在所述采樣階段為高電平，在所述保持階段為低電平。

結(jié)合第一方面的第一種可能實(shí)現(xiàn)方式，在第一方面的第四種可能實(shí)現(xiàn)方式中，所述控制裝置包括NPN三極管，所述NPN三極管的基極與控制信號(hào)輸入端相連，所述NPN三極管的集電極與所述第一MOS管的漏極相連，以及與所述第一MOS管的襯底相連，所述NPN三極管的發(fā)射極接地；

其中，所述控制信號(hào)在所述采樣階段為低電平，在所述保持階段為高電平。