[發(fā)明專利]半導(dǎo)體集成電路器件

有效

• 申請(qǐng)?zhí)枺?/td>: 201410244636.0
• 申請(qǐng)日: 2014-06-04
• 公開（公告）號(hào): CN104242926B
• 公開（公告）日: 2019-02-22
• 發(fā)明（設(shè)計(jì)）人: 槙山秀樹;巖松俊明
• 申請(qǐng)（專利權(quán)）人: 瑞薩電子株式會(huì)社
• 主分類號(hào): H03L7/099
• 分類號(hào): H03L7/099
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 陳偉;王娟娟

1.一種半導(dǎo)體集成電路器件，其特征在于，具有：

主電路，其包含第1溝道型的第1MISFET、與所述第1溝道型不同的第2溝道型的第2MISFET、和與所述第2MISFET串聯(lián)連接的所述第2溝道型的第3MISFET；以及

控制電路，其以向所述第1MISFET施加第1基板偏壓電壓、向所述第2MISFET及所述第3MISFET施加第2基板偏壓電壓的方式進(jìn)行控制，

所述控制電路具有：

具有第1反相電路的第1延遲電路，該第1反相電路包含所述第1溝道型的第4MISFET；

第1電流監(jiān)控電路，其包含所述第1溝道型的第5MISFET、所述第2溝道型的第6MISFET、和與所述第6MISFET串聯(lián)連接的所述第2溝道型的第7MISFET，該第1電流監(jiān)控電路對(duì)在所述第5MISFET中流動(dòng)的第1電流、和在所述第6MISFET及所述第7MISFET中流動(dòng)的第2電流進(jìn)行監(jiān)控；以及

電壓產(chǎn)生電路，其產(chǎn)生所述第1基板偏壓電壓和所述第2基板偏壓電壓，

所述控制電路，

使通過所述電壓產(chǎn)生電路產(chǎn)生所述第1基板偏壓電壓并施加于所述第4MISFET，

基于將所述第1基板偏壓電壓施加于所述第4MISFET的狀態(tài)下的所述第1延遲電路的第1延遲時(shí)間，來確定所述第1基板偏壓電壓的第1電壓值，

使通過所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第1電壓值的所述第1基板偏壓電壓并施加于所述第5MISFET，

通過所述第1電流監(jiān)控電路獲取在施加有被設(shè)定成所述第1電壓值的所述第1基板偏壓電壓的狀態(tài)下在所述第5MISFET中流動(dòng)的所述第1電流，

使通過所述電壓產(chǎn)生電路產(chǎn)生所述第2基板偏壓電壓并施加于所述第6MISFET及所述第7MISFET，

通過所述第1電流監(jiān)控電路獲取在施加有所述第2基板偏壓電壓的狀態(tài)下在所述第6MISFET及所述第7MISFET中流動(dòng)的所述第2電流，

基于所獲取的所述第1電流及所獲取的所述第2電流來確定所述第2基板偏壓電壓的第2電壓值，

以通過所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第1電壓值的所述第1基板偏壓電壓并施加于所述第1MISFET、且通過所述電壓產(chǎn)生電路產(chǎn)生被設(shè)定成所述第2電壓值的所述第2基板偏壓電壓并施加于所述第2MISFET及所述第3MISFET的方式進(jìn)行控制。

2.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于，

所述控制電路以使所述第1延遲時(shí)間成為與所述主電路的第2延遲時(shí)間的第1目標(biāo)時(shí)間不同的第2目標(biāo)時(shí)間的方式來確定所述第1電壓值，且以使第1計(jì)算值成為根據(jù)所述第1目標(biāo)時(shí)間而設(shè)定的第1設(shè)定值的方式來確定所述第2電壓值，其中，所述第1計(jì)算值根據(jù)所獲取的所述第1電流及所獲取的所述第2電流各自的倒數(shù)之和而計(jì)算出。

3.如權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于，

所述第1溝道型為p溝道型，

所述第2溝道型為n溝道型，

所述主電路具有NAND電路，

所述NAND電路包含所述第1MISFET、所述第2MISFET、所述第3MISFET、和與所述第1MISFET并聯(lián)連接的p溝道型的第8MISFET。

4.如權(quán)利要求3所述的半導(dǎo)體集成電路器件，其特征在于，

所述第5MISFET的源電極與電源連接，

所述第5MISFET的漏電極接地，

所述第6MISFET的漏電極與所述電源連接，

所述第6MISFET的源電極與所述第7MISFET的漏電極連接，

所述第7MISFET的源電極接地。