[發明專利]CMP仿真模型中研磨墊與芯片表面接觸壓力的計算方法

有效

• 申請號: 201410240641.4
• 申請日: 2014-05-30
• 公開（公告）號: CN104021247B
• 公開（公告）日: 2017-03-01
• 發明（設計）人: 徐勤志;陳嵐
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 王寶筠

技術領域

本發明涉及可制造性設計和化學機械研磨建模技術領域，尤其涉及一種CMP仿真模型中研磨墊與芯片表面接觸壓力的計算方法。

背景技術

隨著集成電路晶圓尺寸的不斷擴大，芯片特征尺寸的不斷縮小，芯片的穩定性控制日益艱難，許多衍生效應在設計之前并未充分考慮，集成電路良率的提升受到顯著影響。可制造性設計(DFM)作為一門新生的納米設計方法學技術，提供了一個涵蓋設計及制造信息的技術平臺，以使設計者提前預支不同設計方案在工藝制造階段的影響，對設計進行優化，進一步減少由于設計缺陷所導致的芯片良率的降低。

目前，基于化學機械研磨(CMP)的DFM技術發展迅速，DFM規則及設計參考流程逐漸成為設計版圖常規DRC檢查之外的又一重要判定原則，而DFM也逐漸被廣大設計公司及芯片制造廠商引入日常設計及工藝制造作業流程，其發展顯示了強勁的生命力。CMP作為支撐DFM參考優化流程的芯片表面全局平坦化技術，在整個DFM流程中具有核心和關鍵作用，因此，建立一個科學合理、精準可靠、簡潔高效的面向設計的CMP仿真模型是DFM參考流程不斷走向工業化實際應用，優化設計實現的前提和保證。而在CMP仿真模型中，研磨墊和芯片表面間接觸壓力的計算又在整個CMP動態仿真過程中，具有重要作用。

但是，現有技術中能同時兼顧研磨作用機理和研磨墊與芯片表面間接觸壓力計算效率的CMP模型和實現技術十分匱乏，導致能同時兼顧計算效率和精度的研磨墊和芯片表面間接觸壓力計算方法的研究，成為CMP動態仿真過程中的重要課題。

發明內容

為解決上述技術問題，本發明實施例提供了一種CMP仿真模型中研磨墊與芯片表面接觸壓力的計算方法，不僅能夠同時兼顧計算效率和計算精度，而且具有一般性和通用性。

為解決上述問題，本發明實施例提供了如下技術方案：

一種CMP仿真模型中研磨墊與芯片表面接觸壓力的計算方法，包括：

根據芯片版圖設計，將芯片表面劃分成圖形結構區和場區，所述圖形結構區包括多個塊狀圖形結構，所述場區為所述芯片表面各塊狀圖形結構外的區域；

根據各塊狀圖形結構的線寬和芯片表面高度差異，對所述圖形結構區和場區進行表面封裝，形成多個封裝塊；

對所述多個封裝塊的表面進行網格劃分，并利用接觸力學方程組，求解芯片表面各封裝塊的初始接觸壓力分布；

根據各封裝塊內的線寬和表面高度差異，進一步求解各封裝塊表面的接觸壓力分布。

優選的，根據所述各塊狀圖形結構的線寬和芯片表面高度差異，對所述圖形結構區和場區進行表面封裝，形成多個封裝塊包括：

根據所述各塊狀圖形結構的線寬，對所述圖形結構區進行初步表面封裝，并將所述場區單獨進行表面封裝；

對所述場區和線寬大于第一預設數值的各塊狀圖形結構，依據其內部表面的高度差異，對所述場區和線寬大于第一預設數值的各塊狀圖形結構進行局部表面封裝；

根據所述芯片表面局部封裝后各封裝塊之間的表面高度差異，對鄰近封裝塊之間相對高度差異小于第二預設數值的封裝塊進行聯合表面封裝，完成所述芯片的表面封裝。

優選的，對所述場區和線寬大于第一預設數值的各塊狀圖形結構，依據其內部表面的高度差異，對所述場區和線寬大于第一預設數值的各塊狀圖形結構進行局部表面封裝包括：

對所述場區和線寬大于第一預設數值的各塊狀圖形結構進行內部識別，篩選出所述場區和線寬大于第一預設數值的各塊狀圖形結構內相對高度大于第三預設數值的區域；

當所述場區和線寬大于第一預設數值的各塊狀圖形結構內相對高度大于第三預設數值的區域占其所在場區或塊狀圖形結構所在區域的面積比例大于第四預設數值時，對所述場區和線寬大于第一預設數值的各塊狀圖形結構進行局部表面封裝。

優選的，所述第一預設數值為1μm；所述第二預設數值的范圍為20nm-35nm，包括端點值；所述第三預設數值為50nm；所述第四預設數值是20％。

優選的，對所述多個封裝塊的表面進行網格劃分，并利用接觸力學方程組，求解芯片表面各封裝塊的初始接觸壓力分布包括：

對所述多個封裝塊的表面進行網格劃分，獲得研磨前芯片表面各封裝塊表面的接觸壓力分布；

采用快速傅里葉變換結合共軛梯度法組合迭代的方法，求解接觸力學方程組，得到芯片表面各封裝塊的初始接觸壓力分布。

優選的，對所述多個封裝塊的表面進行網格劃分，并利用接觸力學方程組，求解芯片表面各封裝塊的初始接觸壓力分布還包括：