[發明專利]一種移位寄存器、柵極集成驅動電路及顯示屏

有效

• 申請號: 201410240531.8
• 申請日: 2014-05-30
• 公開（公告）號: CN104021769A
• 公開（公告）日: 2014-09-03
• 發明（設計）人: 趙衛杰;董學;王海生;楊盛際;劉英明
• 申請（專利權）人: 京東方科技集團股份有限公司;北京京東方光電科技有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36;G11C19/28
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

技術領域

本發明涉及液晶顯示技術領域，尤其涉及一種移位寄存器、柵極集成驅動電路及顯示屏。

背景技術

在薄膜晶體管液晶顯示器(TFT-LCD，Thin?Film?Transistor?Liquid?Crystal?Display)中，通常通過柵極驅動裝置向像素區域的各個薄膜晶體管(TFT，Thin?Film?Transistor)的柵極提供柵極驅動信號。柵極驅動裝置可以通過陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅動(Gate?Driver?on?Array,GOA)工藝，這種集成工藝不僅節省了成本，而且可以做到液晶面板(Panel)兩邊對稱的美觀設計，同時，也省去了柵極集成電路(IC，Integrated?Circuit)的綁定(Bonding)區域以及扇出(Fan-out)的布線空間，從而可以實現窄邊框的設計；并且，這種集成工藝還可以省去柵線方向的Bonding工藝，從而提高了產能和良率。

現有的柵線集成驅動電路，如圖1a所示，由多個移位寄存器組成，各個移位寄存器用于向與該移位寄存器的信號輸出端相連的柵線提供柵極掃描信號，并向與其相鄰的上一個移位寄存器的復位信號端輸入復位信號，向與其相鄰的下一個移位寄存器的信號輸入端輸入觸發信號。如圖1b所示，為現有的一個移位寄存器的結構示意圖，使用4個薄膜晶體管M1-M4和一個電容C1可以實現最基本的移位寄存器功能，具體工作原理如下：在信號輸入端Input輸入高電平信號時，第一薄膜晶體管M1導通對上拉節點即PU節點充電，此時第三薄膜晶體管M3導通；當時鐘信號端CLK輸入高電平信號時，導通的第三薄膜晶體管M3使信號輸出端Output輸出時鐘信號端CLK提供的高電平信號，同時由于電容C1的自舉作用將PU節點進一步拉高；之后，復位信號端Reset輸入高電平信號時，第二薄膜晶體管M2和第四薄膜晶體管M4導通，對PU節點和信號輸出端Output放電。

在使用具有上述GOA電路的陣列基板制作內嵌式觸摸屏時，為了提高觸控的報點率以提高觸控效果，可以將液晶屏的一幀時間分為交替進行的多個顯示時間段和觸控時間段。這樣，GOA電路從原來的連續依次向與其連接的柵極線號線輸出柵開啟信號，變為僅在顯示時間段工作，即GOA電路在一幀時間的多個觸控時間段都停止工作。例如圖1a所示的GOA中在第N-1級移位寄存器和第N級移位寄存器之間設置有觸控時間段，在第N-1級移位寄存器工作后，由第N-1級移位寄存器的信號輸出端向第N級移位寄存器的信號輸入端輸入的觸發信號已使第N級移位寄存器內的PU節點的電位拉高，但第N級移位寄存器內的第三薄膜晶體管M3需要經過一觸控時間段才會導通，此時，PU節點處于浮動(Floating)狀態，電容C1開始放電，其放電路徑(圖1b中虛線所示)一個是通過第二薄膜晶體管M2到低電壓信號端VSS，另一個是通過第一薄膜晶體管M1到高電壓信號端VDD，致使PU節點出現漏電現象，尤其第二薄膜晶體管M2是制作在顯示屏的非顯示區域其尺寸較大導致其漏電流較大，會加速PU節點的電壓流向處于低電位的低電壓信號端VSS。在經過觸控時間段之后，第N級移位寄存器內的第三薄膜晶體管M3導通，信號輸出端輸出的信號應為PU節點電壓和時鐘控制信號端電壓的疊加，但PU節點的電壓已降低，導致信號輸出端輸出的電壓降低，使與其連接的柵極信號線上的柵開啟信號過低，最終導致顯示屏不能正常顯示。

發明內容

有鑒于此，本發明實施例提供了一種移位寄存器、柵極集成驅動電路及顯示屏，用以解決現有GOA電路在應用于高報點率的觸摸屏時出現的無法正常顯示的問題。

因此，本發明實施例提供了一種移位寄存器，包括：

第一薄膜晶體管，其柵極與信號輸入端相連、漏極與第一參考信號端相連，源極與第一上拉節點相連；

第二薄膜晶體管，其柵極與復位信號端相連、漏極與所述第一上拉節點相連、源極與第二參考信號端相連；

第三薄膜晶體管，其柵極與第二上拉節點相連、漏極與時鐘信號端相連、源極與信號輸出端相連；

第四薄膜晶體管，其柵極與觸控控制信號端相連、漏極與所述信號輸出端相連、源極與低電壓信號端相連，所述觸控控制信號端用于在觸控時間段導通所述第四薄膜晶體管，在顯示時間段斷開所述第四薄膜晶體管；

電容，其連接在所述第二上拉節點和所述信號輸出端之間；