[發明專利]加擾裝置及加擾配置方法

有效

• 申請號: 201410240141.0
• 申請日: 2014-05-30
• 公開（公告）號: CN105141558B
• 公開（公告）日: 2019-02-01
• 發明（設計）人: 李長松;葉珍華;李志軍;陳志強
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H04L25/03
• 分類號: H04L25/03;H04L29/06
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

1.一種加擾裝置，其特征在于，包括：M個加擾電路和M個多路選擇器，所述M個加擾電路通過所述M個多路選擇器級聯為M級加擾電路，所述M級加擾電路按照級聯順序包括第0級至第M-1級加擾電路，每級加擾電路用于對S比特進行加擾，M＞1，S＞1，其中：

每級加擾電路連接一個多路選擇器，所述多路選擇器的每一路輸入均為加擾狀態字，所述多路選擇器的所有路輸入中有一路輸入被配置為有效，被配置為有效的一路輸入對應的加擾狀態字被輸出到多路選擇器連接的加擾電路以參與加擾運算，其中，第i級加擾電路連接的多路選擇器的輸入分別來自于第i級至第M-1級加擾電路的反饋以及第i-1級加擾電路的前饋，1＜i≤N。

2.如權利要求1所述的加擾裝置，其特征在于，第0級加擾電路連接的多路選擇器的輸入分別來自于第0級至第M-1級加擾電路的反饋。

3.如權利要求1或2所述的加擾裝置，其特征在于，所述S為最小數據單元的比特數量。

4.一種基于如權利要求1至3中任一項所述的加擾裝置實現的加擾配置方法，其特征在于，包括：

獲取一個時鐘周期輸入的待加擾比特的數量；

根據一個時鐘周期輸入的待加擾比特的數量確定用于對所述一個時鐘周期輸入的待加擾比特進行加擾的加擾電路的級聯級數，并根據所述級聯級數確定用于對所述一個時鐘周期輸入的待加擾比特進行加擾的K個級聯的加擾電路，所述K個級聯的加擾電路包括第一加擾電路至第K加擾電路，所述待加擾比特按照從低比特位到高比特位的順序由第一加擾電路至第K加擾電路進行加擾，K表示級聯級數，K＝N/S，N為一個時鐘周期輸入的待加擾比特的數量；

對于第一加擾電路連接的多路選擇器，將所有路輸入中第K加擾電路的反饋設置為有效、將其他路輸入設置為無效，對于第二到第K級加擾電路中的每個加擾電路連接的多路選擇器，將所有路輸入中前一級加擾電路的前饋設置為有效、將其他路輸入設置為無效。

5.如權利要求4所述的方法，其特征在于，所述方法還包括：

如果所述一個時鐘周期輸入的待加擾比特的數量為S，則選取一個加擾電路，并針對被選取的加擾電路連接的多路選擇器，將所有路輸入中所述被選取的加擾電路的反饋設置為有效、將其他路輸入設置為無效。

6.一種加擾裝置，其特征在于，包括：加擾模塊和反饋模塊；

所述加擾模塊包括第一輸入選擇器、第一輸出選擇器以及由R個加擾計算單元級聯而成的R級加擾計算單元，R＞1，其中：

所述第一輸入選擇器用于將第一時鐘周期輸入的待加擾比特分發到用于對所述待加擾比特進行加擾計算的一個加擾計算單元或K個級聯的加擾計算單元，1＜K≤R；

每級加擾計算單元用于根據前一級加擾計算單元前饋的加擾狀態字或者所述反饋模塊輸出的加擾狀態字，對分發到本級加擾計算單元的待加擾比特進行加擾；

所述第一輸出選擇器用于將進行加擾計算的加擾計算單元的加擾結果合并為所述待加擾比特的加擾結果并輸出；

所述反饋模塊包括第二輸入選擇器、第二輸出選擇器以及X個反饋計算單元，X≥1，其中：

所述第二輸入選擇器用于根據所述第一時鐘周期輸入的待加擾比特的數量，將所述待加擾比特分發到用于針對所述數量的比特計算加擾狀態字的反饋計算單元；

每個反饋計算單元用于根據所述第二輸入選擇器分發的待加擾比特計算加擾狀態字；

所述第二輸出選擇器用于將反饋計算單元計算得到的加擾狀態字輸出給加擾計算單元。