[發明專利]半導體器件以及半導體器件的操作方法

有效

• 申請號: 201410236330.0
• 申請日: 2014-05-30
• 公開（公告）號: CN104218951B
• 公開（公告）日: 2018-12-11
• 發明（設計）人: 川野孝浩
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 韓峰;孫志湧

1.一種半導體器件，包括：

模擬-數字轉換電路，

其中，所述模擬-數字轉換電路包括：

延遲單元陣列，所述延遲單元陣列包含串聯耦合的n個延遲單元，所述延遲單元陣列接收基準時鐘信號，并且利用模擬輸入信號作為每一級中的延遲單元的電源電壓，n是2以上的自然數；和

編碼器，所述編碼器對所述延遲單元陣列的每一級中的延遲單元的輸出信號進行編碼，

其中，所述n個延遲單元包括對于每個延遲單元加權的延遲量，并且

其中，所述編碼器通過與延遲單元級的級數相對應地加權，來對所述延遲單元陣列的每一級中的延遲單元的輸出信號進行編碼，

其中，所述延遲單元陣列的第一級延遲單元響應于對延遲量進行調整的延遲量控制信號，來增加或減少所述第一級延遲單元的延遲量，并且

其中，所述編碼器響應于所述延遲量控制信號，對于n個延遲單元中的每個，來改變與延遲單元級的級數相對應的加權。

2.根據權利要求1所述的半導體器件，

其中，所述編碼器包括：

鎖存陣列，所述鎖存陣列包括n個觸發器，以響應公共延遲時鐘信號來鎖存n個延遲單元輸出信號；和

鎖存信號編碼器，所述鎖存信號編碼器通過與延遲單元級的級數相對應地加權，來對所述鎖存陣列的每一級中的觸發器的鎖存信號進行編碼。

3.根據權利要求2所述的半導體器件，

其中，所述鎖存信號編碼器包括：

加權編碼器，所述加權編碼器輸出通過與延遲單元級的級數相對應地加權來進行編碼后的、所述鎖存陣列的每一級中的所述觸發器的鎖存信號；和

二進制轉換編碼器，所述二進制轉換編碼器用于執行編碼后的信號的二進制轉換。

4.根據權利要求2所述的半導體器件，

其中，能夠改變所述延遲時鐘信號的輸出時刻，并且

其中，所述鎖存信號編碼器響應于所述延遲時鐘信號的輸出時刻的改變，對于n個延遲單元中的每個，來改變與延遲單元級的級數相對應的加權。

5.根據權利要求4所述的半導體器件，

其中，所述編碼器進一步包括輸出所述延遲時鐘信號的延遲電路，

其中，所述延遲電路響應于對所述延遲時鐘信號的輸出時刻進行調整的的基準電壓電路延遲量控制信號，來加速或延遲所述延遲時鐘信號的輸出時刻，并且

其中，所述鎖存信號編碼器響應于所述基準電壓電路延遲量控制信號，對于n個延遲單元中的每個，來改變與延遲單元級的級數相對應的加權。

6.根據權利要求4所述的半導體器件，

其中，所述編碼器進一步包括：

延遲電路，所述延遲電路輸出延遲時鐘信號；和

電源電壓控制電路，所述電源電壓控制電路將用于對所述延遲時鐘信號的所述輸出時刻進行調整的基準電壓，輸出作為所述延遲電路的電源電壓，

其中，所述鎖存信號編碼器響應于與所述基準電壓的大小相對應的基準電壓通知信號，對于n個延遲單元中的每個，來改變與延遲單元級的級數相對應的加權。

7.根據權利要求1所述的半導體器件，進一步包括：

模擬接收器單元，所述模擬接收器單元用于對在天線處接收到的無線信號進行處理，并且輸出模擬接收信號；和

解調器，

其中，所述模擬-數字轉換電路利用所述模擬接收信號來作為模擬輸入信號，并且輸出數字輸出信號，并且

其中，所述解調器解調所述數字輸出信號。

8.根據權利要求1所述的半導體器件，其中，

所述n個延遲單元中的至少一部分延遲單元具有對于所述n個延遲單元中的該部分延遲單元中的每個延遲單元加權的不同的延遲量。