[發(fā)明專利]集成電路及形成集成電路的方法

有效

• 申請?zhí)枺?/td>: 201410235335.1
• 申請日: 2014-05-29
• 公開（公告）號: CN105226044B
• 公開（公告）日: 2018-12-18
• 發(fā)明（設計）人: 周志飚;吳少慧;古其發(fā)
• 申請（專利權）人: 聯(lián)華電子股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768;H01L21/02
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發(fā)明公開一種集成電路及形成集成電路的方法。該集成電路包含一電容以及一無感電阻。一基底具有一電容區(qū)以及一電阻區(qū)。一圖案化堆疊結構由下至上具有一底導電層、一絕緣層以及一頂導電層，夾置于依序設置于基底上的一第一介電層以及一第二介電層之間。一第一金屬插塞以及一第二金屬插塞分別接觸電容區(qū)的頂導電層以及底導電層，因而使在電容區(qū)中的圖案化堆疊結構構成電容。一第三金屬插塞以及一第四金屬插塞分別接觸電阻區(qū)的底導電層以及頂導電層，且一第五金屬插塞同時接觸電阻區(qū)的底導電層以及頂導電層，因而使在電阻區(qū)中的圖案化堆疊結構構成無感電阻。

技術領域

本發(fā)明涉及一種集成電路及形成集成電路的方法，且特別涉及一種集成電路及形成集成電路的方法，其中此集成電路包含一電容以及一無感電阻。

背景技術

現(xiàn)今半導體產(chǎn)業(yè)已廣泛地將電容以及電阻應用于數(shù)字電路中。隨著電路積極度的提升，將晶體管單元、電容以及電阻整合于同一半導體基底中，而形成一半導體裝置已成為主流。

在半導體制作工藝的電路中，電容元件(capacitor)的設計原理是于半導體芯片上設置兩電極層作為上、下電極板，以及一隔絕層用來將兩電極層隔開至一預定距離，當兩電極層上被施予電壓時，就會有電荷存儲于電容中。其中，金屬層-絕緣層-金屬層(MIM)結構所構成的金屬電容器已廣泛地運用于極大型集成電路(Ultra Large ScaleIntegration，ULSI)的設計上。因為此種金屬電容器具有較低的電阻值以及較不顯著的寄生效應，且沒有空乏區(qū)感應電壓(Induced Voltage)偏移的問題，因此目前多采用MIM構造作為金屬電容器的主要構造。再者，電阻元件的設計原理一般以端接導電材料形成，當電流通過導電材料時，則依據(jù)該導電材料的電阻率、電流通過的截面積及長度，決定電阻值。

以上，如何根據(jù)電容元件以及電阻元件的設計原理，將電容及電阻整合于同一半導體基底，甚至于同一半導體制作工藝中，即為現(xiàn)今半導體產(chǎn)業(yè)的一重要議題。

發(fā)明內(nèi)容

本發(fā)明提供一種集成電路及形成集成電路的方法，其以同一半導體制作工藝，同時形成金屬層-絕緣層-金屬層(MIM)電容及無感電阻。

本發(fā)明提供一種集成電路包含一電容以及一無感電阻，包含有一基底、一第一介電層、一第二介電層、一圖案化堆疊結構、一第一金屬插塞、一第二金屬插塞、一第三金屬插塞、一第四金屬插塞以及一第五金屬插塞。基底具有一電容區(qū)以及一電阻區(qū)。第一介電層以及第二介電層依序設置于基底上。圖案化堆疊結構位于電容區(qū)以及電阻區(qū)，由下至上具有一底導電層、一絕緣層以及一頂導電層，夾置于第一介電層以及第二介電層之間。第一金屬插塞以及第二金屬插塞設置于第二介電層中并分別接觸電容區(qū)的頂導電層以及底導電層，因而使在電容區(qū)中的圖案化堆疊結構構成電容。第三金屬插塞以及第四金屬插塞設置于第二介電層中并分別接觸電阻區(qū)的底導電層以及頂導電層，且第五金屬插塞設置于第二介電層中并同時接觸電阻區(qū)的底導電層以及頂導電層，因而使在電阻區(qū)中的圖案化堆疊結構構成無感電阻。

本發(fā)明提供一種形成一集成電路的方法，其中集成電路包含一電容以及一無感電阻，包含有下述步驟。首先，提供一基底，具有一電容區(qū)以及一電阻區(qū)。接著，全面沉積一第一介電層于基底上。接續(xù)，形成一圖案化堆疊結構于電容區(qū)以及電阻區(qū)的第一介電層上，其中圖案化堆疊結構由下至上具有一底導電層、一絕緣層以及一頂導電層。繼之，沉積一第二介電層于圖案化堆疊結構上。而后，同時形成一第一金屬插塞、一第二金屬插塞、一第三金屬插塞以及一第五金屬插塞于第二介電層中，其中第一金屬插塞以及第二金屬插塞分別接觸電容區(qū)的頂導電層以及底導電層，因而在電容區(qū)的圖案化堆疊結構構成電容，并且第三金屬插塞以及第五金屬插塞接觸電阻區(qū)的底導電層以及頂導電層的其中之一，其中接觸第三金屬插塞以及第五金屬插塞的頂導電層或底導電層在第三金屬插塞以及第五金屬插塞之間具有一對稱的圖案，因而在電阻區(qū)中的圖案化堆疊結構構成無感電阻。