[發明專利]半導體器件的形成方法

有效

• 申請號: 201410233857.8
• 申請日: 2014-05-29
• 公開（公告）號: CN105336588B
• 公開（公告）日: 2019-01-22
• 發明（設計）人: 張海洋;任佳
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

本發明提供了一種半導體器件的形成方法，包括：在半導體襯底上形成包括多層結構的偽柵材料層；刻蝕所述偽柵材料層，使所述多層結構中的各層由下至上刻蝕速率依此遞減，以形成由下至上寬度遞增的偽柵結構。本發明中，基于偽柵結構由下至上寬度依此遞增，因而形成的柵極開口由下至上開口依此遞增，進而如在形成NMOS金屬柵極工藝中，向柵極開口內填充金屬材料以形成金屬柵極時，即使金屬材料的應力使得金屬材料中位于下端導電寬度大于位于上端的寬度，基于所述柵極開口的結構可有效緩解最終形成的金屬材料上端寬度和下端寬度的差異，從而改善NMOS金屬柵極的結構形態以提高NMOS金屬柵極的性能。

技術領域

本發明涉及半導體技術領域，尤其是涉及一種半導體器件的形成方法。

背景技術

隨著集成電路制造技術的發展，集成電路的特征尺寸不斷減小，集成度不斷增加，而對于集成電路中各電器元件的質量要求也越發嚴格。集成電路制備工藝也不斷革新，以提高制得的集成電路電器元件的質量。

如在COMS的柵極制備工藝中，后柵(gate last)工藝已逐漸取代前柵(gatefirst)工藝以提高柵極的質量。所謂前柵工藝是指，在半導體襯底的介質層內形成柵極開口后，直接于柵極開口內填充柵極材料，形成柵極，之后進行源漏注入，并進行退火工藝以激活源漏中的離子，從而形成源區和漏區。在前柵工藝退火工藝中，柵極容易受到高溫加熱影響而導致晶體管的閾值電壓Vt漂移，影響半導體器件的電學性能。

在后柵工藝中，先在介質層的中形成偽柵(如多晶硅)，緊接著形成源區和漏區，之后去除偽柵后在介質層中形成柵極開口，并向柵極開口中填充柵極材料形成柵極。后柵工藝減少了形成源區和漏區時引入的高溫對柵極的損傷，從而改善形成的半導體器件的電學性能。

然而在NMOS晶體管的后柵工藝中，在向NMOS柵極開口內填充金屬材料后，所述的NMOS金屬柵極容易發生形變而造成穩定性較差，進而降低形成的半導體器件整體性能。

為此，如何提高后柵工藝中，NMOS晶體管的穩定性是本領域技術人員繼續解決的問題。

發明內容

本發明解決的問題是提供一種半導體器件的形成方法，改善形成的金屬柵極的形變問題，以提高晶體管的性能。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：

提供半導體襯底；

在所述半導體襯底上形成偽柵材料層，所述偽柵材料層為多層結構；

刻蝕所述偽柵材料層，使所述多層結構中的各層由下至上刻蝕速率依此遞減，以形成由下至上寬度遞增的偽柵結構。

可選地，所述多層結構為雙層結構，在所述半導體襯底上形成偽柵材料層的步驟包括：

在所述半導體襯底上形成偽柵材料；

之后，向所述偽柵材料表面區域內注入第一離子形成第一偽柵層，位于所述第一偽柵層下方、未注入離子的部分偽柵材料為第二偽柵層；

或者，

在所述半導體襯底上形成偽柵材料；

之后，向所述偽柵材料底部區域注入第二離子形成第二偽柵層，位于所述第二偽柵層上方、未注入離子的部分偽柵材料為第一偽柵層。

可選地，形成偽柵材料層的步驟包括，使得所述第一偽柵層和第二偽柵層的厚度比為0.1～10。

可選地，向所述偽柵材料內注入第一離子的工藝參數包括：

離子注入劑量為1.0×10¹³至1.0×10¹⁷/cm²，能量為1.0至20eV。

可選地，向所述偽柵材料內注入第二離子的工藝參數包括：