[發(fā)明專利]延遲鎖相環(huán)電路設(shè)備及延遲鎖相環(huán)鎖定方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410218661.1
• 申請(qǐng)日: 2014-05-22
• 公開(kāi)（公告）號(hào): CN104184472B
• 公開(kāi)（公告）日: 2018-07-06
• 發(fā)明（設(shè)計(jì)）人: 金錠炫
• 申請(qǐng)（專利權(quán)）人: 美格納半導(dǎo)體有限公司
• 主分類號(hào): H03L7/18
• 分類號(hào): H03L7/18
• 代理公司: 北京銘碩知識(shí)產(chǎn)權(quán)代理有限公司 11286
• 代理人: 王兆賡;韓素云

提供一種延遲鎖相環(huán)(DLL)電路設(shè)備和DLL鎖定方法。與DLL鎖定狀態(tài)相應(yīng)的控制信號(hào)電壓值被存儲(chǔ)，并且當(dāng)控制信號(hào)電壓值發(fā)生改變或時(shí)鐘信號(hào)的相位不同時(shí)，DLL未鎖定狀態(tài)被檢測(cè)出。當(dāng)DLL未鎖定狀態(tài)發(fā)生時(shí)，使用存儲(chǔ)的控制信號(hào)電壓值再次鎖定DLL。因此，可從DLL鎖定狀態(tài)快速檢測(cè)出DLL未鎖定，并實(shí)現(xiàn)DLL的快速鎖定。

本申請(qǐng)要求于2013年5月22日在韓國(guó)知識(shí)產(chǎn)權(quán)局提交的第10-2013-0058006號(hào)韓國(guó)專利申請(qǐng)的權(quán)益，該申請(qǐng)的整個(gè)公開(kāi)通過(guò)引用包含于此以用于所有目的。

技術(shù)領(lǐng)域

以下描述涉及延遲鎖相環(huán)(DLL)鎖定。此外，以下的描述涉及一種具有提高的DLL鎖定速度的DLL電路設(shè)備以及相應(yīng)的DLL鎖定方法，其中，所述DLL電路設(shè)備在縮短的時(shí)間內(nèi)執(zhí)行DLL鎖定操作。

背景技術(shù)

正不斷的努力試圖使功耗最小化的同時(shí)增加半導(dǎo)體存儲(chǔ)裝置的處理速度。這些努力試圖滿足半導(dǎo)體存儲(chǔ)裝置對(duì)于更低的功耗和更快速的處理的需求增長(zhǎng)。由于很多半導(dǎo)體存儲(chǔ)裝置是使用具有有限能量供應(yīng)的電池的便攜式裝置，因此在更快速的處理提高所述裝置的性能的同時(shí)，提供更低功耗的能力可延長(zhǎng)這種裝置可被使用的時(shí)間。

為幫助實(shí)現(xiàn)更低的功耗和更快速的處理，可補(bǔ)償半導(dǎo)體存儲(chǔ)裝置的內(nèi)部電路的延遲時(shí)間。為執(zhí)行這種補(bǔ)償，可用外部時(shí)鐘信號(hào)使半導(dǎo)體存儲(chǔ)裝置的輸入和輸出信號(hào)同步。為實(shí)現(xiàn)這種同步，操作于與這種時(shí)鐘信號(hào)同步的半導(dǎo)體存儲(chǔ)裝置包括諸如接收外部時(shí)鐘信號(hào)并產(chǎn)生合適的內(nèi)部時(shí)鐘信號(hào)的延遲鎖相環(huán)(DLL)的內(nèi)部時(shí)鐘發(fā)生器。

即，DLL延遲從外部提供給它的外部時(shí)鐘信號(hào)，以產(chǎn)生內(nèi)部時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)數(shù)據(jù)輸出緩沖器(buffer)。如此，響應(yīng)于內(nèi)部時(shí)鐘并與外部時(shí)鐘的上升沿或下降沿一致地提供輸出數(shù)據(jù)。

圖1是DLL電路的電路圖。

參照?qǐng)D1，DLL電路10包括相頻檢測(cè)器(PFD)12，該相頻檢測(cè)器比較外部時(shí)鐘信號(hào)CLK和反饋內(nèi)部時(shí)鐘信號(hào)FB_CLK之間的相位差，并輸出基于比較結(jié)果的輸出信號(hào)。例如，根據(jù)上述兩個(gè)時(shí)鐘信號(hào)的關(guān)系，通過(guò)比較產(chǎn)生的信號(hào)是上升沿脈沖信號(hào)或下降沿脈沖信號(hào)。

提供電荷泵(CP)14以從PFD12接收作為兩個(gè)輸入脈沖信號(hào)的上升沿脈沖信號(hào)或下降沿脈沖信號(hào)。CP14將這兩個(gè)脈沖信號(hào)轉(zhuǎn)換成電壓信號(hào)，通過(guò)環(huán)路濾波器(未示出)提取DC分量并輸出控制信號(hào)電壓值VCTRL來(lái)改變延遲時(shí)間。

提供電壓控制延遲線(VCDL)16使得當(dāng)控制信號(hào)電壓值VCTRL被傳遞時(shí)，VCDL16根據(jù)延遲時(shí)間調(diào)整外部時(shí)鐘并產(chǎn)生內(nèi)部時(shí)鐘信號(hào)。VCDL16的時(shí)鐘信號(hào)FB_CLK被反饋到PFD12。

DLL電路10還包括DLL初始化控制單元20，所述DLL初始化控制單元20根據(jù)鎖定檢測(cè)器18的檢測(cè)結(jié)果初始化DLL操作。這里，鎖定檢測(cè)器18在接收外部時(shí)鐘信號(hào)CLK和由電壓控制線VCTRL16輸出的內(nèi)部時(shí)鐘信號(hào)FB_CLK并且確定DLL鎖定是必要時(shí)將鎖定信號(hào)傳遞到DLL初始化控制單元20。由此，DLL初始化控制單元20初始化PFD12和CP14。

如以上解釋，DLL電路10連續(xù)地將內(nèi)部反饋時(shí)鐘FB_CLK與外部時(shí)鐘CLK進(jìn)行比較。基于比較，在根據(jù)通過(guò)比較處理而確定的相位差改變VCTRL的同時(shí)，DLL電路10執(zhí)行DLL鎖定。在這里使用的“DLL鎖定”指外部時(shí)鐘CLK和內(nèi)部時(shí)鐘FB_CLK的相位和頻率均相互符合。

然而，控制信號(hào)有時(shí)可能具有不期望的電壓值。例如，當(dāng)圖1的DLL電路10受靜電放電(ESD)或外部作用產(chǎn)生的外部噪聲等影響時(shí)，VCTRL改變并且不得不再次執(zhí)行DLL鎖定。當(dāng)控制信號(hào)具有不期望的電壓值時(shí)，再次執(zhí)行DLL鎖定會(huì)耗費(fèi)大量的時(shí)間。以下進(jìn)一步討論這個(gè)問(wèn)題。

圖2是表示當(dāng)施加外部噪聲時(shí)VCDL和作為來(lái)自CP的輸出的VCTRL之間的關(guān)系的曲線圖。