[發明專利]布線板及布線板的制造方法

在審

• 申請號: 201410213550.1
• 申請日: 2014-05-20
• 公開（公告）號: CN104185366A
• 公開（公告）日: 2014-12-03
• 發明（設計）人: 苅谷隆;閑野義則;照井誠;國枝雅敏
• 申請（專利權）人: 揖斐電株式會社
• 主分類號: H05K1/11
• 分類號: H05K1/11;H05K3/40
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;黃綸偉

技術領域

本發明涉及布線板及布線板的制造方法。本申請基于2013年5月21日申請的日本特愿第2013－107178主張優先權。在本申請的說明書中編入了日本特愿第2013－107178的說明書、權利要求書以及附圖的內容。

背景技術

安裝于布線板的DRAM(Dynamic?Random?Access?Memory：動態隨機存取存儲器)伴隨存儲容量的增加，端子間隔日益減小。因此，在布線板上，需要以比較小的排列間隔形成用于連接DRAM的端子的焊盤(pad)。因此，提出了各種用于以比較小的排列間隔在布線板上形成焊盤的技術(例如參照專利文獻1)。

專利文獻1所公開的布線板內置了以窄小的間距形成有導體圖案的多層基板。并且，經由內置的多層基板，將安裝于布線板的電子部件的端子與形成于該布線板的電路電連接。

在這種多層印刷布線基板中，通過在安裝電子部件的部分處配置上述多層基板，能夠高精度地安裝端子的排列間隔窄的電子部件。

【專利文獻1】國際公開第2007/129545號

在用于智能手機等的布線板中，除了DRAM以外，一般還安裝有MPU(Micro?Processing?Unit：微處理單元)。因此，當端子間隔如上述那樣伴隨DRAM等半導體存儲器的容量的增大而變窄時，可以預想到，DRAM的端子間隔比MPU的端子間隔窄。因此認為，在安裝有DRAM和MPU的布線板中，通過僅減小用于連接DRAM的端子的焊盤的排列間隔，能夠抑制布線板的制造成本的增加。

發明內容

本發明是在上述情況下完成的，其目的在于抑制通過在布線板上安裝電子部件而完成的單元的制造成本的增加。

為了達到上述目的，本發明的第1方面的布線板具有：

層疊的多個絕緣層；

第1導體圖案，其配置于所述絕緣層之間；以及

布線構造體，其形成有分別連接第1電子部件的端子的多個第1焊盤，該布線構造體被設置于所述多個絕緣層中最外側的所述絕緣層的內部，

在設置有所述布線構造體的所述絕緣層中，形成有多個第2焊盤，所述多個第2焊盤以比所述第1焊盤的排列間隔寬的間隔進行排列，且連接與所述第1電子部件不同的第2電子部件的端子。

本發明的第2方面的布線板的制造方法包含以下步驟：

準備設置有載體銅箔的支撐板；

在所述支撐板的載體銅箔上層疊多個絕緣層；

形成配置于所述絕緣層之間的第1導體圖案；

將具有分別連接第1電子部件的端子的多個第1焊盤的布線構造體設置于所述多個絕緣層中最外側的所述絕緣層的內部；以及

在設置有所述布線構造體的所述絕緣層中，形成多個第2焊盤，所述多個第2焊盤以比所述第1焊盤的排列間隔寬的間隔進行排列，且連接與所述第1電子部件不同的第2電子部件的端子。

根據本發明，能夠僅減小連接第1電子部件的端子的焊盤的排列間隔，而對于連接第2電子部件的端子的焊盤的排列間隔，能夠以通常的間距形成。由此，能夠抑制布線板的制造成本增加。

附圖說明

圖1是示出本實施方式的布線板的截面的圖。

圖2是概略示出連接DRAM和MPU的端子的焊盤的圖。

圖3是示出布線構造體的圖。

圖4是用于說明布線構造體的制造方法的圖。

圖5是用于說明布線構造體的制造方法的圖。

圖6是用于說明布線構造體的制造方法的圖。

圖7是用于說明布線構造體的制造方法的圖。

圖8是用于說明布線構造體的制造方法的圖。

圖9是用于說明布線構造體的制造方法的圖。

圖10是用于說明布線構造體的制造方法的圖。

圖11是用于說明布線構造體的制造方法的圖。

圖12是用于說明布線板的制造方法的圖。

圖13是用于說明布線板的制造方法的圖。

圖14是用于說明布線板的制造方法的圖。

圖15是用于說明布線板的制造方法的圖。

圖16是用于說明布線板的制造方法的圖。

圖17是用于說明布線板的制造方法的圖。

圖18是用于說明布線板的制造方法的圖。

圖19是用于說明布線板的制造方法的圖。

圖20是用于說明布線板的制造方法的圖。

圖21是用于說明布線板的制造方法的圖。

圖22是用于說明布線板的制造方法的圖。