[發(fā)明專利]半浮柵晶體管結(jié)構(gòu)及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410203559.4
• 申請(qǐng)日: 2014-05-14
• 公開（公告）號(hào): CN105097919B
• 公開（公告）日: 2018-08-03
• 發(fā)明（設(shè)計(jì)）人: 彭坤
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L21/336;H01L29/06
• 代理公司: 北京康信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11240
• 代理人: 吳貴明;張永明

本申請(qǐng)?zhí)峁┝艘环N半浮柵晶體管結(jié)構(gòu)及其制作方法。該半浮柵晶體管結(jié)構(gòu)包括：襯底，具有相互隔離的第一N阱區(qū)和第二N阱區(qū)；柵氧化層，設(shè)置在襯底的表面上，具有間隔槽，間隔槽設(shè)置在第一N阱區(qū)所在襯底的表面上；浮柵，設(shè)置在襯底的表面上，且內(nèi)部摻雜有P型雜質(zhì)離子，浮柵包括：第一浮柵部，充滿間隔槽設(shè)置；第二浮柵部，與第一浮柵部一體設(shè)置，且設(shè)置在第一浮柵部以及裸露的柵氧化層的表面上。摻雜有P型雜質(zhì)離子的浮柵形成pn結(jié)二極管且位于襯底的表面以上，因此不需要對(duì)襯底進(jìn)行刻蝕，避免由于刻蝕襯底導(dǎo)致的晶格結(jié)構(gòu)破壞、半浮柵晶體管的漏電流和功耗增加的問題。

技術(shù)領(lǐng)域

本申請(qǐng)涉及半導(dǎo)體制造技術(shù)領(lǐng)域，具體而言，涉及一種半浮柵晶體管結(jié)構(gòu)及其制作方法。

背景技術(shù)

非揮發(fā)性存儲(chǔ)器是指芯片在沒有供電的情況下，數(shù)據(jù)仍能被保存而不會(huì)被丟失。這種器件的數(shù)據(jù)寫入或擦寫都需要有電流通過一層厚度僅為幾納米的氧化硅介質(zhì)，因此需要較高的操作電壓(～20V)及較長(zhǎng)的時(shí)間(微秒級(jí))。

張衛(wèi)等人最新提出將隧穿場(chǎng)效應(yīng)晶體管(TFET)和浮柵器件結(jié)合起來(lái)，從而構(gòu)成了一種全新的“半浮柵”結(jié)構(gòu)的器件，如圖1所示，該器件被稱為“半浮柵晶體管”(Semi-Floating gate transistor，SFG)，并且在2013年8月9日在美國(guó)《科學(xué)》雜志上發(fā)表了該研究成果。相較傳統(tǒng)的浮柵晶體管的擦寫操作是通過外加高電壓來(lái)控制電子隧穿過絕緣介質(zhì)層，半浮柵晶體管采用了硅體內(nèi)TFET的量子隧穿效應(yīng)、以及采用pn結(jié)二極管來(lái)替代傳統(tǒng)的氧化硅數(shù)據(jù)擦寫窗口，從而可以將操作電壓降低至2V，數(shù)據(jù)的單次擦、寫操作時(shí)間可達(dá)到1.3納秒級(jí)。

圖2至圖7示出了現(xiàn)有技術(shù)中執(zhí)行上述半浮柵晶體管的制作方法各步驟后的器件剖面結(jié)構(gòu)示意圖，具體流程如下：

執(zhí)行步驟S1’，在襯底100’中形成圖2所示的N阱區(qū)101’，并在襯底100’表面上形成圖2所示的柵氧化層200’；

執(zhí)行步驟S2’，對(duì)圖2中的柵氧化層200’和襯底100’進(jìn)行刻蝕形成圖3所示的凹槽201’；

執(zhí)行步驟S3’，在圖3所示的柵氧化層200’上和凹槽201’中沉積形成圖4所示的P型多晶硅層300’，其中的P型多晶硅層與N阱區(qū)之間形成pn結(jié)二極管。

執(zhí)行步驟S4’，對(duì)圖4所示的P型多晶硅層300’進(jìn)行刻蝕形成具有圖5所示剖面結(jié)構(gòu)的器件；

執(zhí)行步驟S5’，在圖5所示的P型多晶硅層300’上沉積形成圖6所示的ONO層400’和N型多晶硅層500’，其中ONO層400’為氧化硅層、氮化硅層和氧化硅層形成的三明治結(jié)構(gòu)；

執(zhí)行步驟S6’，對(duì)圖6所示的N型多晶硅層500’和ONO層400’依次進(jìn)行刻蝕，形成圖7所示的半浮柵晶體管剖面結(jié)構(gòu)。

但是，上述工藝形成凹槽時(shí)，在完成對(duì)柵氧化層的刻蝕之后還要繼續(xù)對(duì)襯底進(jìn)行刻蝕，使部分浮柵設(shè)置在襯底中，但是該刻蝕過程對(duì)襯底的晶格結(jié)構(gòu)造成了破壞，導(dǎo)致半浮柵晶體管的漏電流和功耗增加。此外，上述刻蝕過程中，光刻機(jī)能力決定了半浮柵晶體管pn結(jié)二極管尺寸的最小線寬，因此，上述工藝難以進(jìn)一步縮小半浮柵晶體管的尺寸。而且，在形成N阱區(qū)之后，刻蝕形成凹槽時(shí)，N阱區(qū)的邊界不容易確定，因而光刻時(shí)掩膜板的對(duì)準(zhǔn)精度難以確定，有可能會(huì)影響溝道的大小，因此，難以形成有效的pn結(jié)二極管。上述半浮柵晶體管雖然具有上述優(yōu)勢(shì)，但是采用如上所描述的工藝形成的pn結(jié)二極管尺寸大于0.5微米，這是難以適用于集成度越來(lái)越高的半導(dǎo)體工藝的。因此，如何有效地將半浮柵晶體管的尺寸隨半導(dǎo)體工藝的進(jìn)步而不斷縮小，提升數(shù)據(jù)存儲(chǔ)密度成為該技術(shù)走向大量生產(chǎn)的關(guān)鍵。

發(fā)明內(nèi)容

本申請(qǐng)旨在提供一種半浮柵晶體管結(jié)構(gòu)及其制作方法，以解決刻蝕過程對(duì)襯底的晶格結(jié)構(gòu)造成了破壞，導(dǎo)致半浮柵晶體管結(jié)構(gòu)的漏電流和功耗增加的問題。