[發明專利]一種適用于低功耗容錯電路的FIR濾波器結構

有效

• 申請號: 201410199776.0
• 申請日: 2014-05-13
• 公開（公告）號: CN103955585B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 韓軍;陳夢遠;張益成;曾曉洋
• 申請（專利權）人: 復旦大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海正旦專利代理有限公司31200
• 代理人: 陸飛,盛志范

技術領域

本發明屬于低功耗集成電路技術領域，具體涉及一種適用于低功耗容錯電路的FIR濾波器結構。

背景技術

隨著移動設備、便攜式電子、通信及其他消費電子產品市場的快速發展，在很多應用領域，降低功耗已經成為數字系統設計的一個最為重要的問題。而低功耗的市場需求促使了很多低功耗技術的產生，目前業界常用的低功耗技術有門控時鐘、門控電壓以及多電壓域設計等等。近年來研究人員提出了電壓過縮放技術（VOS:?Voltage?Over?Scaling），其原理是人為地降低電壓來降低功耗，同時由于電壓降低引起關鍵路徑出現時序違例，此時再通過加入容錯電路技術進行糾錯；最終，電路系統會以一定信噪比的犧牲換來功耗的大大降低。

VOS技術思想的關鍵在于某些電路系統中關鍵路徑的激活概率很低，而功耗與電壓的二次方成正比，因此只要加入適當的容錯技術，降低電壓帶來的功耗收益可以遠遠超過所帶來的性能損害。傳統運算部件通常采用有符號二進制補碼形式，而有符號運算有一個特點，如果操作數頻繁在0上下波動，那么電路的關鍵路徑就會被頻繁激活，因此傳統的運算單元并不滿足VOS關于關鍵路徑激活概率的要求，所以不適合應用于基于VOS的低功耗應用中。

另一方面，濾波器作為數字信號處理系統中最基本最常用的運算單元之一，其功耗往往占據了整個系統很大比重，為了將VOS技術應用于FIR濾波器，本發明提出了一種采用符號—幅值表示法進行運算的電路結構，符號和幅值分別進行計算。其優點在于結構簡單、面積開銷小、關鍵路徑激活概率低，特別適合應用于基于VOS技術的低功耗容錯電路系統中。

發明內容

本發明的目的在于提供一種適用于低功耗容錯電路的FIR濾波器結構，以降低濾波器電路中關鍵路徑激活概率，應用在VOS容錯電路系統中，可以降低出錯率，允許供電電壓進一步降低，最終實現低功耗。

本發明提出的適用于低功耗容錯電路的FIR濾波器結構，其整體框圖如圖1所示，該濾波器采用普通轉置型結構，主要由兩個轉碼邏輯單元、乘加器和殘余位傳播鏈構成，兩個轉碼邏輯單元分別存在于濾波器的輸入端和輸出端，其中輸入端負責將二進制補碼轉為符號—幅值表示的二進制數，而輸出端則剛好相反；該結構中的乘加器不同于普通乘加器之處在于操作數和運算結果都用符號—幅值格式表示，由乘加器產生的一位殘余位由專門的殘余位傳播鏈進行傳播，可以減小關鍵路徑長度。

圖2給出了本發明中的兩個轉碼邏輯的結構圖，轉碼邏輯主要由異或門和一個加法器構成，可以完成N位二進制補碼和N+1位符號—幅值表示的二進制數之間的轉換，其轉換條件是該二進制數要在原補碼的表示范圍之內。

本發明中乘加器的具體結構如圖3所示，可以看到該乘加器與普通乘加器的顯著不同之處在于，符號計算與數學運算分開處理。該乘加器主要由符號處理邏輯單元、華萊士壓縮樹、加法器和求幅值邏輯構成。符號處理單元根據三個操作數的符號以及數學運算結果的最高位得到最終輸出的符號。華萊士壓縮樹和加法器用來計算mag(A)?*?mag(B)?±?mag(C)，如果A*B?和C符號相同（S=0）則計算mag(A)?*?mag(B)?+?mag(C)，反之（S=1）計算mag(A)?*?mag(B)?-?mag(C)。由于要進行減法運算，因此要將C轉換成補碼，其方法是當S=1時先對C取反并加1，加1的操作是在華萊士樹中完成的，如果S=0，則C保持原樣送到華萊士壓縮樹中。因為最后一級加法器輸出的是補碼，因此要將其轉換為幅值，方法為：如果最高位（MSB）為1，則取反加1，如果最高位（MSB）為0，則保持不變。圖3中“求幅值邏輯”并沒有進行加法操作，而是將最高位作為殘余位輸出，并進行傳播，在濾波器的最后才一同加起來，采取這種方法可以減小關鍵路徑。

另一方面為了減小華萊士壓縮樹的規模，濾波器系數事先經過CSD（canonical?signed?digit）編碼，可以大大減少華萊士樹中部分積的個數，CSD編碼的思想在于：“111…1”(連續1形式的二進制數)可以表示成“1000…???????????????????????????????????????????????”,其中代表?-1，很明顯可以減少非零位的個數，而非零位的個數代表硬件的開銷，因此可以大大減小電路面積和功耗。