[發(fā)明專利]一種制作半導體器件的方法

有效

• 申請?zhí)枺?/td>: 201410197826.1
• 申請日: 2014-05-12
• 公開（公告）號: CN105097689B
• 公開（公告）日: 2018-06-08
• 發(fā)明（設(shè)計）人: 趙杰
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/28
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;高偉

本發(fā)明公開了一種制作半導體器件的方法，包括提供具有第一區(qū)域和第二區(qū)域的半導體襯底；去除虛擬柵極以形成第一溝槽，第二溝槽；在第一溝槽和第二溝槽的底部及側(cè)壁上形成高K介電層、覆蓋層、阻擋層、P型功函數(shù)金屬層和犧牲層；去除部分的犧牲層和P型功函數(shù)金屬層；在露出的第一溝槽和第二溝槽的底部和側(cè)壁上形成N型功函數(shù)金屬層和金屬電極層；去除位于第一溝槽和第二溝槽頂部附近的金屬電極層、N型功函數(shù)金屬層、P型功函數(shù)金屬層、阻擋層、覆蓋層、高K介電層和柵極間隙壁，以形成第三溝槽和第四溝槽；在所述半導體襯底上沉積形成硬掩膜層，以填充第三溝槽和第四溝槽。根據(jù)本發(fā)明的制作方法，提高了硬掩膜層的填充能力，進一步，提高了半導體器件的性能和良品率。

技術(shù)領(lǐng)域

本發(fā)明涉及半導體制造工藝，尤其涉及一種在后高K/金屬柵極(high-k andmetal gate last)技術(shù)中制作半導體器件的方法。

背景技術(shù)

集成電路(IC)尤其是超大規(guī)模集成電路中的主要器件是金屬氧化物半導體場效應晶體管(MOS)，隨著半導體集成電路工業(yè)技術(shù)日益的成熟，超大規(guī)模的集成電路的迅速發(fā)展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。對于具有更先進的技術(shù)節(jié)點的CMOS而言，后高K/金屬柵極(high-k and metal gate last)技術(shù)已經(jīng)廣泛地應用于CMOS器件中，以避免高溫處理工藝對器件的損傷。

隨著半導體器件尺寸的縮小，柵極孔距尺寸也隨之縮小。同時，接觸孔到柵極邊緣的距離很小，這將引起接觸孔和柵極之間很容易連接起來。為了避免該問題的發(fā)生，采用金屬柵極硬掩膜層來增大接觸孔至柵極的距離，但是，該方法又引起另一個問題，在較小開口溝槽中硬掩膜層只能填充該溝槽的邊緣。

因此，需要一種新的制作半導體器件的方法，以提高硬掩膜層的填充能力。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種制作半導體器件的方法，包括：提供具有第一區(qū)域和第二區(qū)域的半導體襯底，所述第一區(qū)域和所述第二區(qū)域均包括虛擬柵極以及位于所述虛擬柵極兩側(cè)的柵極間隙壁；去除所述第一區(qū)域中的虛擬柵極和所述第二區(qū)域中的虛擬柵極，以在所述第一區(qū)域中形成第一溝槽，在所述第二區(qū)域中形成第二溝槽；在所述第一溝槽和所述第二溝槽的底部及側(cè)壁上依次沉積形成高K介電層、覆蓋層、阻擋層和P型功函數(shù)金屬層；在所述P型功函數(shù)金屬層上形成犧牲層；回刻蝕去除部分的位于所述第一溝槽和所述第二溝槽頂部附近的所述犧牲層和所述P型功函數(shù)金屬層，以露出部分所述阻擋層；去除位于第二溝槽中的所述犧牲層和所述P型功函數(shù)金屬層以露出所述阻擋層；去除位于所述第一溝槽中的所述犧牲層，以露出所述P型功函數(shù)金屬層；在露出的所述第一溝槽和第二溝槽的底部和側(cè)壁上依次沉積形成N型功函數(shù)金屬層和金屬電極層；執(zhí)行平坦化工藝，以露出所述柵極間隙壁；回刻蝕去除位于所述第一溝槽和所述第二溝槽頂部附近的所述金屬電極層、所述N型功函數(shù)金屬層、所述P型功函數(shù)金屬層、所述阻擋層、所述覆蓋層；回蝕刻去除位于所述第一溝槽和所述第二溝槽頂部附近的所述高K介電層和所述柵極間隙壁，以形成第三溝槽和第四溝槽；在所述半導體襯底上沉積形成硬掩膜層，以填充所述第三溝槽和所述第四溝槽。