[發明專利]接觸插塞的形成方法

有效

• 申請號: 201410184887.4
• 申請日: 2014-05-04
• 公開（公告）號: CN105097650B
• 公開（公告）日: 2018-11-16
• 發明（設計）人: 張海洋;黃敬勇;何其暘
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳圳添;駱蘇華

一種接觸插塞的形成方法，包括：提供基底；在所述基底上形成層間介質層；在所述層間介質層上形成高K介質層；依次蝕刻所述高K介質層和所述層間介質層至露出所述基底形成接觸孔；沿所述接觸孔，繼續蝕刻所述高K介質層，直至所述接觸孔位于所述高K介質層部分的直徑增大；采用導電材料填充滿所述接觸孔。所述接觸插塞的形成方法既能夠降低接觸插塞的形成難度，又能夠提高所形成接觸插塞的質量。

技術領域

本發明涉及半導體制造領域，尤其涉及一種接觸插塞的形成方法。

背景技術

在集成電路制造過程中，為了將位于半導體襯底上的CMOS等半導體器件與上層的金屬互連層連接，一般需要在第一層金屬互連層與半導體器件層之間的金屬前介質層(Inter-metal Dielectric，IMD)中蝕刻形成接觸孔，然后在接觸孔中填充鎢、鋁或銅等(金屬)導電材料以形成接觸插塞(contact)。

請參考圖1，現有接觸插塞的形成方法通常包括：提供基底100，基底100上具有MOS晶體管，MOS晶體管包括柵極結構101，位于柵極結構側面的側墻102，位于側墻下方的基底內的金屬硅化物103(金屬硅化物103位于MOS晶體管的源極或者漏極上)。MOS晶體管還包括位于柵極結構頂部的金屬硅化物層104。基底100上形成刻蝕停止層110(etch stop layer)覆蓋所述MOS晶體管，之后形成覆蓋刻蝕停止層110的層間介質層120(interlayerdielectrics，ILD)，之后在層間介質層120上形成圖案化的掩膜層130。

請參考圖2，現有接觸插塞的形成方法通常還包括：以圖1中的掩膜層130為掩模，蝕刻位于相鄰側墻102之間的層間介質層120和刻蝕停止層110，直至形成接觸孔111，接觸孔111暴露MOS晶體管的金屬硅化物層103，最后采用導電材料(未示出)填充接觸孔111，從而形成接觸插塞(未示出)。

隨著半導體器件尺寸的不斷減小，柵極結構101向著高而窄的方向發展。而高度較大且寬度較小的柵極結構101意味著圖2所示接觸孔111的深度必須較大，且接觸孔111的內壁必須較為陡直，以避免潛在的明電壓對比(Bright Voltage Contrast，BVC)問題。然而，形成深度較大且內壁較為陡直的接觸孔111本身就無疑是業界的一大挑戰，更何況，即使成功形成深度大且內壁陡直的接觸孔111，其填充難度極大，通常現有方法已經難以對其進行很好的填充，導致最終形成的接觸插塞的性能下降。

為此，需要一種新的接觸插塞的形成方法，以解決現有方法中接觸孔難以形成，并且即使形成后仍然難以很好填充，導致接觸插塞性能下降的問題。

發明內容

本發明解決的問題是提供一種新的接觸插塞的形成方法，以降低接觸插塞的制作工藝難度，并提高接觸插塞的性能。

為解決上述問題，本發明提供一種接觸插塞的形成方法，包括：

提供基底；

在所述基底上形成層間介質層；

在所述層間介質層上形成高K介質層；

依次蝕刻所述高K介質層和所述層間介質層至露出所述基底形成接觸孔；

沿所述接觸孔，繼續蝕刻所述高K介質層，直至所述接觸孔位于所述高K介質層部分的直徑增大；

采用導電材料填充滿所述接觸孔。

可選的，采用各向同性干法刻蝕工藝沿所述接觸孔蝕刻所述高K介質層。

可選的，所述各向同性干法刻蝕工藝使所述接觸孔位于所述高K介質層部分的直徑增大至原來的1.5至2.5倍。