[發明專利]半導體器件的形成方法

有效

• 申請號: 201410184869.6
• 申請日: 2014-05-04
• 公開（公告）號: CN105097525B
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;B82Y10/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

一種半導體器件的形成方法，包括：提供襯底，所述襯底具有第一區域，所述襯底表面具有犧牲層，所述犧牲層表面具有半導體層；在第一區域的半導體層和犧牲層內形成至少三個相鄰的第一溝槽，所述第一溝槽暴露出襯底表面，第一溝槽之間的半導體層形成至少兩根平行排列的納米線，相鄰納米線之間距離相同，所述納米線包括器件納米線和偽納米線；去除納米線底部的犧牲層，使所述納米線懸空于襯底上方；在去除第一區域的犧牲層之后，進行第一次退火工藝，使所述納米線的橫截面呈圓形；在第一次退火工藝之后，去除偽納米線。所形成的半導體器件形貌改善、性能提高。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體器件的形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸也越來越短。然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。

為了克服晶體管的短溝道效應，抑制漏電流，現有技術提出了一種全包圍柵納米線晶體管；所述全包圍柵納米線晶體管在減小晶體管尺寸的同時，能夠克服短溝道效應，抑制漏電流的產生?，F有技術的一種形成全包圍柵納米線(Gate All Around Nanowire)晶體管的方法，包括：

提供襯底，所述襯底為絕緣體上硅(SOI)襯底，所述襯底包括：基底、位于基底表面的絕緣層、以及位于絕緣層表面的硅層；在所述硅層和絕緣層內形成暴露出基底的若干平行排列的開口；去除相鄰開口之間的絕緣層，形成懸空于基底上方的納米線，且所述納米線兩端由未形成開口的硅層支撐。在去除相鄰開口之間的絕緣層之后，還能夠進行熱退火，以使所述納米線的剖面為圓形，以減少尖端放電問題。

在形成納米線后，在所述納米線的部分表面形成包圍所述納米線的柵極結構，所述柵極結構包括：包圍于所述納米線表面的柵介質層、以及位于所述柵介質層表面形成柵電極層。在形成柵極結構之后，在所述柵極結構兩側形成源區和漏區。

然而，現有技術所形成的納米線形貌不良，導致所形成的全包圍柵納米線晶體管的形成性能不良。

發明內容

本發明解決的問題是提供一種半導體器件的形成方法，改善所形成的納米線的形貌和均一性，提高所形成的半導體器件的性能。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供襯底，所述襯底具有第一區域，所述襯底表面具有犧牲層，所述犧牲層表面具有半導體層；在第一區域的半導體層和犧牲層內形成至少三個相鄰的第一溝槽，所述第一溝槽暴露出襯底表面，第一溝槽之間的半導體層形成至少兩根平行排列的納米線，相鄰納米線之間距離相同，所述納米線包括器件納米線和偽納米線；去除納米線底部的犧牲層，使所述納米線懸空于襯底上方；在去除第一區域的犧牲層之后，進行第一次退火工藝，使所述納米線的橫截面呈圓形；在第一次退火工藝之后，去除偽納米線。

可選的，所述襯底還包括第二區域；在第一區域去除偽納米線時，在第二區域的半導體層、犧牲層和襯底內形成第二溝槽；在所述第二溝槽內形成隔離結構。

可選的，所述去除偽納米線、以及形成第二溝槽的工藝包括：在第一區域的襯底和納米線上、以及第二區域的半導體層上形成第二掩膜層，所述第二掩膜層暴露出偽納米線、位于偽納米線底部的襯底、以及第二溝槽的對應位置；以所述第二掩膜層為掩膜，刻蝕所述偽納米線、以及第二區域暴露出的半導體層、犧牲層和襯底，形成第二溝槽；在形成第二溝槽之后，去除第二掩膜層。

可選的，在刻蝕形成第二溝槽時，刻蝕偽納米線底部的襯底，在第一區域的襯底內形成第三溝槽。

可選的，還包括：在第二溝槽內、第三溝槽內和襯底表面形成介質層，第一區域的介質層暴露出器件納米線，且第一區域的介質層表面低于所述器件納米線，使所述器件納米線懸空于所述介質層上方。