[發明專利]半導體器件的形成方法

有效

• 申請號: 201410184425.2
• 申請日: 2014-05-04
• 公開（公告）號: CN105097521B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 應戰,駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體器件的形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件正朝著更高的元件密度以及更高的集成度的方向發展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短。然而，晶體管的柵極尺寸變短會使晶體管產生短溝道效應，進而產生漏電流，最終影響半導體器件的電學性能。目前，現有技術主要通過提高載流子遷移率來提高半導體器件性能。當載流子的遷移率提高，晶體管的驅動電流提高，則晶體管中的漏電流減少，而提高載流子遷移率的一個關鍵要素是提高晶體管溝道區中的應力，因此提高晶體管溝道區的應力可以極大地提高晶體管的性能。

現有技術提高晶體管溝道區應力的一種方法為：在晶體管的源區和漏區形成應力層。其中，PMOS晶體管的應力層材料為硅鍺(SiGe)，由于硅鍺和硅具有相同的晶格結構，即“金剛石”結構，而且在室溫下，硅鍺的晶格常數大于硅的晶格常數，因此硅和硅鍺之間存在晶格失配，使應力層能夠向溝道區提供壓應力，從而提高PMOS晶體管溝道區的載流子遷移率性能。相應地，NMOS晶體管的應力層材料為碳化硅(SiC)，由于在室溫下，碳化硅的晶格常數小于硅的晶格常數，因此硅和碳化硅之間存在晶格失配，能夠向溝道區提供拉應力，從而提高NMOS晶體管的性能。

然而，現有技術形成的具有應力層的晶體管形貌不良，性能不穩定。

發明內容

本發明解決的問題是提供一種半導體器件的形成方法，所形成的具有應力層的晶體管形貌良好、性能穩定。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供襯底，所述襯底表面具有若干相鄰的偽柵極結構，所述偽柵極結構包括：偽柵極層、以及位于偽柵極層側壁表面的側墻；在相鄰偽柵極結構之間的襯底內形成應力層；在襯底、應力層和偽柵極結構的側壁表面形成第一介質層，所述第一介質層暴露出偽柵極層；去除偽柵極層，在第一介質層內形成第一開口；在所述第一開口內形成柵極結構，所述柵極結構包括若干有效柵極結構、以及至少一個無效柵極結構；去除無效柵極結構，在第一介質層內形成第二開口；在第二開口底部的襯底內形成第三開口；在第二開口和第三開口內形成第二介質層。

可選的，所述襯底包括若干平行排列的有源區，相鄰有源區之間具有隔離區；在所述隔離區的襯底內形成隔離結構；在所述隔離結構和有源區襯底表面形成所述偽柵極結構。

可選的，所述在第二開口底部的襯底內形成第三開口的工藝包括：以第一介質層為掩膜層，刻蝕第二開口底部的襯底，在所述襯底內形成第三開口。

可選的，所述刻蝕第二開口底部襯底的工藝包括：采用各向異性的刻蝕工藝刻蝕第二開口底部的襯底，在襯底內形成第三開口；采用各向同性的刻蝕工藝刻蝕所述第三開口的側壁，直至暴露出隔離結構的側壁表面為止。

可選的，所述各向異性的刻蝕工藝為干法刻蝕工藝，刻蝕氣體為氟基氣體或氯基氣體，偏置功率大于100瓦。

可選的，所述各向同性的刻蝕工藝為濕法刻蝕工藝，刻蝕液為TMAH溶液、NH₄OH溶液或KOH溶液。

可選的，所述各向同性的刻蝕工藝為干法刻蝕工藝，刻蝕氣體包括氟基氣體或氯基氣體，偏置功率小于100瓦，偏置電壓小于10伏。

可選的，所述隔離結構與襯底相接觸的側壁相對于襯底表面傾斜，且所述隔離結構頂部寬度大于底部寬度。

可選的，所述襯底與隔離結構相接觸的側壁相對于襯底表面傾斜的角度小于85°。

可選的，所述隔離結構的頂部表面齊平于或低于所述有源區的襯底表面。

可選的，所述隔離結構的頂部表面低于所述有源區的襯底表面，相鄰隔離結構之間的襯底形成鰭部，所述偽柵極結構位于隔離結構表面、以及鰭部的側壁和頂部表面。

可選的，所述應力層的材料為硅鍺或碳化硅。

可選的，所述第三開口至少一側的襯底內具有應力層；當所述第三開口兩側的襯底內均具有應力層時，位于所述第三開口兩側的應力層材料相同或不同。

可選的，所述應力層的形成工藝包括：在相鄰偽柵極結構之間的襯底內形成第四開口；采用選擇性外延沉積工藝在所述第四開口內形成應力層。

可選的，在相鄰偽柵極結構之間的襯底內形成第四開口的方法包括：采用各向異性的干法刻蝕工藝在相鄰偽柵極結構之間的襯底內形成第四開口。