[發(fā)明專利]單元高度為標稱最小間距的非整數(shù)倍的標準單元

有效

• 申請?zhí)枺?/td>: 201410181666.1
• 申請日: 2014-04-30
• 公開（公告）號: CN104134657B
• 公開（公告）日: 2018-01-26
• 發(fā)明（設計）人: 謝尚志;莊惠中;江庭瑋;陳俊甫;曾祥仁
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;G06F17/50
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司11409
• 代理人: 章社杲,孫征

1.一種由具有金屬線的標稱最小間距的工藝制造的集成電路，包括：

多條金屬線，沿第一方向延伸，所述多條金屬線在與所述第一方向垂直的第二方向上間隔開標稱最小間距的整數(shù)倍；以及

多個標準單元，位于所述多條金屬線下方，所述多個標準單元中的至少一個標準單元具有沿所述第二方向的單元高度，并且所述單元高度是所述標稱最小間距的任意非整數(shù)倍，

多條虛網(wǎng)格線，沿著所述第二方向間隔設置，所述多條虛網(wǎng)格線的相鄰兩條虛網(wǎng)格線間隔所述標稱最小間距。

2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述單元高度與所述標稱最小間距的比率介于6到16的范圍內(nèi)。

3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述單元高度與所述標稱最小間距的比率是7.5。

4.根據(jù)權(quán)利要求1所述的集成電路，其中，所述單元高度與所述標稱最小間距的比率是p/q，并且p和q是整數(shù)。

5.根據(jù)權(quán)利要求1所述的集成電路，其中，所述多個標準單元中的至少一個標準單元是邏輯門單元。

6.根據(jù)權(quán)利要求5所述的集成電路，其中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。

7.根據(jù)權(quán)利要求1所述的集成電路，其中，

將所述多個標準單元中的至少一個標準單元的所有輸入/輸出信號端口都定位為與第一組多條虛網(wǎng)格線重疊，以及

將所述多條金屬線定位為與第二組多條虛網(wǎng)格線重疊。

8.一種集成電路設計系統(tǒng)，包括：

非暫時性存儲介質(zhì)，所述非暫時性存儲介質(zhì)編碼有對應于預定制造工藝的標準單元的布局，所述預定制造工藝具有金屬線的沿預定方向的標稱最小間距，所述標準單元的布局具有沿所述預定方向的單元高度，并且所述單元高度是所述標稱最小間距的任意非整數(shù)倍；以及

硬件處理器，與所述非暫時性存儲介質(zhì)通信連接，并且配置為執(zhí)行指令集，以用于基于所述標準單元的布局和所述標稱最小間距生成集成電路布局，

其中，當執(zhí)行所述指令集時，所述硬件處理器被配置為生成沿著所述預定方向間隔設置的多條虛網(wǎng)格線，所述多條虛網(wǎng)格線的相鄰兩條虛網(wǎng)格線間隔所述標稱最小間距。

9.根據(jù)權(quán)利要求8所述的集成電路設計系統(tǒng)，其中，所述單元高度與所述標稱最小間距的比率介于6到16的范圍內(nèi)。

10.根據(jù)權(quán)利要求9所述的集成電路設計系統(tǒng)，其中，所述單元高度與所述標稱最小間距的比率是7.5。

11.根據(jù)權(quán)利要求8所述的集成電路設計系統(tǒng)，其中，所述單元高度與所述標稱最小間距的比率是p/q，并且p和q是整數(shù)。

12.根據(jù)權(quán)利要求8所述的集成電路設計系統(tǒng)，其中，所述標準單元是邏輯門單元。

13.根據(jù)權(quán)利要求12所述的集成電路設計系統(tǒng)，其中，所述邏輯門單元是AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、觸發(fā)器、BUFF、鎖存器、INV、延時器或時鐘單元。

14.根據(jù)權(quán)利要求8所述的集成電路設計系統(tǒng)，其中，當執(zhí)行所述指令集時，所述硬件處理器配置為：

放置用于所述集成電路布局的所述標準單元的布局，所述標準單元的所有輸入/輸出信號端口都與第一組虛網(wǎng)格線重疊；以及

放置用于所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組虛網(wǎng)格線重疊。

15.一種生成集成電路布局的方法，包括：

通過硬件處理器接收標準單元的布局，所述標準單元對應于預定制造工藝，所述預定制造工藝具有金屬線的沿預定方向的標稱最小間距，所述標準單元的布局具有沿所述預定方向的單元高度，并且所述單元高度是所述標稱最小間距的非整數(shù)倍；

放置用于所述集成電路布局的所述標準單元的布局，所述標準單元的所有輸入/輸出信號端口都與第一組多條虛網(wǎng)格線重疊；以及

放置用于所述集成電路布局的一條或多條金屬線的布局圖案，所述一條或多條金屬線的布局圖案與第二組多條虛網(wǎng)格線重疊，

所述多條虛網(wǎng)格線是平行的，并且所述多條虛網(wǎng)格線中的兩條相鄰的線間隔開所述標稱最小間距。