[發(fā)明專利]多節(jié)點(diǎn)內(nèi)存互聯(lián)裝置及一種大規(guī)模計(jì)算機(jī)集群

無效

• 申請?zhí)枺?/td>: 201410179151.8
• 申請日: 2014-04-30
• 公開（公告）號: CN103927233A
• 公開（公告）日: 2014-07-16
• 發(fā)明（設(shè)計(jì)）人: 江韜;H·F·黃;李驚雷
• 申請（專利權(quán)）人: 無錫云動科技發(fā)展有限公司
• 主分類號: G06F9/50
• 分類號: G06F9/50;G06F15/173
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技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)和計(jì)算機(jī)內(nèi)部與外部的內(nèi)存數(shù)據(jù)傳輸技術(shù)領(lǐng)域，尤其涉及一種多節(jié)點(diǎn)內(nèi)存互聯(lián)裝置和基于該多節(jié)點(diǎn)內(nèi)存互聯(lián)裝置的一種大規(guī)模計(jì)算機(jī)集群。

背景技術(shù)

隨著大數(shù)據(jù)時代的到來，對計(jì)算機(jī)提出了更高的數(shù)據(jù)運(yùn)算、處理、傳輸、存儲等各項(xiàng)要求。因此，服務(wù)器或者高性能計(jì)算機(jī)的主板上通常設(shè)置多個處理器（CPU）。

內(nèi)存的存取機(jī)制和架構(gòu)對于處理器的運(yùn)算速度，具有決定性的影響。傳統(tǒng)的主板架構(gòu)中，內(nèi)存控制是有北橋芯片所負(fù)責(zé)，其充當(dāng)內(nèi)存控制集線器（MCH）的作用。單個處理器作浮點(diǎn)運(yùn)算時可使用絕大部分的內(nèi)存，不過由于內(nèi)存的使用會受到內(nèi)存控制集線器的控制，仍然會影響到處理器對內(nèi)存的存取速度。當(dāng)兩個或者四個處理器同時運(yùn)作時，必須共享內(nèi)存總線（Memory?Bus）的帶寬，造成存取數(shù)據(jù)的速度下降。雖然，Intel或者AMD等處理器制造商已經(jīng)在處理器中設(shè)置多級高速緩存（L1/L2/L3），用于存儲常用的指令與數(shù)據(jù)供處理器使用，但是仍然無法解決內(nèi)存對數(shù)據(jù)存儲數(shù)據(jù)瓶頸問題。

同時，對于設(shè)置多個處理器的計(jì)算機(jī)而言，各個處理器均有指定的內(nèi)存。因此，當(dāng)某一處理器發(fā)生數(shù)據(jù)擁堵、內(nèi)存中數(shù)據(jù)出現(xiàn)錯誤時，往往需要將某一處理器及內(nèi)存中的數(shù)據(jù)遷移到另一個處理器及其所指定的內(nèi)存中。

隨著計(jì)算機(jī)中內(nèi)存容量的提高，內(nèi)存之間需要傳輸?shù)臄?shù)據(jù)量會非常巨大。參圖1所示，若內(nèi)存512中有10GB的數(shù)據(jù)需要傳輸至內(nèi)存511中。通常由內(nèi)存512將數(shù)據(jù)發(fā)送至處理器502，然后通過處理器502通過快速通道互聯(lián)（Quick?Path?Interconnect,?QPI）發(fā)送至處理器501，然后通過處理器501將數(shù)據(jù)發(fā)送至內(nèi)存511。

在該數(shù)據(jù)傳輸過程中，需要處理器通過訪問存取指令引導(dǎo)數(shù)據(jù)從源地址發(fā)送至目的地地址。因?yàn)樘幚砥髦噶钜淮蝹鬏數(shù)臄?shù)據(jù)量有限，最大為8個字節(jié)，故在大規(guī)模數(shù)據(jù)遷移過程中，處理器需要執(zhí)行數(shù)量龐當(dāng)?shù)闹噶顏硪龑?dǎo)數(shù)據(jù)的傳輸；同時，數(shù)據(jù)在遷移過程中的傳輸路徑比較長。因此，這對于與特定內(nèi)存連接的處理器在數(shù)據(jù)傳輸過程中，對處理器所占用的資源較大，極大的影響計(jì)算機(jī)的性能。這種缺陷隨著計(jì)算機(jī)內(nèi)存系統(tǒng)容量和頻率的提高后，所導(dǎo)致的技術(shù)問題會變得越來越明顯，導(dǎo)致現(xiàn)有技術(shù)中計(jì)算機(jī)中的內(nèi)存裝置之間的數(shù)據(jù)遷移效率比較低，不利于內(nèi)存裝置的維護(hù)、升級。

有鑒于此，有必要對現(xiàn)有技術(shù)中的內(nèi)存數(shù)據(jù)遷移的裝置予以改進(jìn)，以解決上述技術(shù)瑕疵。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種多點(diǎn)內(nèi)存互聯(lián)裝置以及運(yùn)用該多節(jié)點(diǎn)內(nèi)存裝置的一種大規(guī)模計(jì)算機(jī)集群，從而在大規(guī)模內(nèi)存數(shù)據(jù)遷移過程中避免處理器資源過度消耗的問題，進(jìn)而提高內(nèi)存數(shù)據(jù)遷移效率，提高內(nèi)存裝置維護(hù)、升級以及數(shù)據(jù)遷移的能力；同時，基于上述發(fā)明目的提供一種大規(guī)模計(jì)算機(jī)集群。

為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明提供了一種多節(jié)點(diǎn)內(nèi)存互聯(lián)裝置，包括與指定處理器相連的若干內(nèi)存裝置；

該多節(jié)點(diǎn)內(nèi)存互聯(lián)裝置還包括：

與所述若干內(nèi)存裝置耦接的內(nèi)存橋接模塊，所述內(nèi)存橋接模塊包括若干發(fā)送端口、接收端口以及通過系統(tǒng)總線與處理器進(jìn)行通訊的控制端口；其中，

所述控制端口接收計(jì)算機(jī)啟動自檢時生成的端口映射表，根據(jù)處理器發(fā)送的內(nèi)存數(shù)據(jù)遷移操作指令，在指定的兩個或者兩個以上的內(nèi)存裝置之間通過發(fā)送端口或者接收端口建立數(shù)據(jù)鏈路。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述內(nèi)存橋接模塊由若干組匹配設(shè)置的發(fā)送端口與接收端口、控制端口以及藕接所述發(fā)送端口與接收端口的介質(zhì)訪問控制模塊組成。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述內(nèi)存橋接模塊由分別與內(nèi)部總線相連的若干組匹配設(shè)置的發(fā)送端口與接收端口、控制端口以及數(shù)據(jù)傳輸任務(wù)隊(duì)列解析模塊組成。

作為本發(fā)明的進(jìn)一步改進(jìn)，所述數(shù)據(jù)傳輸任務(wù)隊(duì)列解析模塊包括：核心控制器、指令解碼器、地址屬性寄存器和數(shù)據(jù)長度屬性寄存器；其中，

所述核心控制器通過內(nèi)部總線接收內(nèi)存數(shù)據(jù)遷移操作指令并發(fā)送至地址屬性寄存器和數(shù)據(jù)長度屬性寄存器；