[發(fā)明專利]處理器中的移動(dòng)平均處理及處理器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201410177617.0
• 申請(qǐng)日: 2014-04-29
• 公開(kāi)（公告）號(hào): CN104182207A
• 公開(kāi)（公告）日: 2014-12-03
• 發(fā)明（設(shè)計(jì)）人: 伊藤真紀(jì)子;久保田學(xué);野元一宏
• 申請(qǐng)（專利權(quán)）人: 富士通株式會(huì)社
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 康建峰;李春暉

1.一種處理器，包括：

處理單元，所述處理單元并行地執(zhí)行m個(gè)算術(shù)運(yùn)算，m是2或更大的整數(shù)，以及所述處理單元基于第0個(gè)輸入元素至第(m-1)個(gè)輸入元素來(lái)執(zhí)行計(jì)算所述第0個(gè)輸入元素至第p個(gè)輸入元素的和并且返回所述每個(gè)和作為第p個(gè)結(jié)果元素的部分和指令，p是0至m-1的整數(shù)，其中，所述處理單元執(zhí)行移動(dòng)平均處理，所述移動(dòng)平均處理包括：

執(zhí)行將輸入數(shù)據(jù)序列的第i個(gè)元素至第(i+m-1)個(gè)元素作為所述第0個(gè)輸入元素至所述第(m-1)個(gè)輸入元素的所述部分和指令以獲得第一向量數(shù)據(jù)，i是0和自然數(shù)之中的任意數(shù)；

執(zhí)行將所述輸入數(shù)據(jù)序列的第(i+x)個(gè)元素至第(i+x+m-1)個(gè)元素作為所述第0個(gè)輸入元素至所述第(m-1)個(gè)輸入元素的所述部分和指令以獲得第二向量數(shù)據(jù)，x是自然數(shù)；

對(duì)于所述第0個(gè)元素至所述第(m-1)個(gè)元素中的每個(gè)元素并行地執(zhí)行從所述輸入數(shù)據(jù)序列的第i個(gè)元素至第(i+x-1)個(gè)元素的和中減去所述第一向量數(shù)據(jù)的第p個(gè)元素以及加上所述第二向量數(shù)據(jù)的第p個(gè)元素的運(yùn)算，以并行地計(jì)算彼此不同的m個(gè)部段的元素的和；以及

根據(jù)所計(jì)算的所述部段的元素的和來(lái)計(jì)算所述輸入數(shù)據(jù)序列的移動(dòng)平均。

2.根據(jù)權(quán)利要求1所述的處理器，其中，

所述處理單元將執(zhí)行所述部分和指令以獲得所述第一向量數(shù)據(jù)、執(zhí)行所述部分和指令以獲得所述第二向量數(shù)據(jù)、執(zhí)行計(jì)算m個(gè)部段的元素的和的運(yùn)算以及計(jì)算所述輸入數(shù)據(jù)序列的移動(dòng)平均作為一個(gè)組反復(fù)地執(zhí)行，同時(shí)每次使所述值i增加m；以及

在執(zhí)行計(jì)算先前組的m個(gè)部段的元素的和的運(yùn)算中的第(i+m)個(gè)元素至第(i+x+m-1)個(gè)元素的和被作為在執(zhí)行計(jì)算下一組的m個(gè)部段的元素的和的運(yùn)算中的所述輸入數(shù)據(jù)序列的第i個(gè)元素至第(i+x-1)個(gè)元素的和，以執(zhí)行所述算術(shù)運(yùn)算。

3.根據(jù)權(quán)利要求2所述的處理器，其中，

所述輸入數(shù)據(jù)序列包括第0個(gè)元素至第(n-1)個(gè)元素，n是2或更大的整數(shù)，以及

所述處理單元對(duì)所述輸入數(shù)據(jù)序列進(jìn)行擴(kuò)展以使得在每個(gè)部段中的元素的數(shù)量為x，以計(jì)算所述移動(dòng)平均。

4.根據(jù)權(quán)利要求3所述的處理器，其中，

所述處理單元包括存儲(chǔ)所計(jì)算的移動(dòng)平均的輸出緩沖區(qū)，以及所述處理單元根據(jù)對(duì)所述輸入數(shù)據(jù)序列的擴(kuò)展來(lái)擴(kuò)展所述輸出緩沖區(qū)。

5.根據(jù)權(quán)利要求3所述的處理器，其中，

所述處理單元生成與所述輸入數(shù)據(jù)序列的第0個(gè)元素至第(n-1)個(gè)元素對(duì)應(yīng)的掩碼位，并且所述處理單元執(zhí)行與所述掩碼位對(duì)應(yīng)的元素的數(shù)據(jù)的加載處理和存儲(chǔ)處理。

6.根據(jù)權(quán)利要求5所述的處理器，其中，

所述處理單元包括存儲(chǔ)所計(jì)算的移動(dòng)平均的輸出緩沖區(qū)，以及所述處理單元根據(jù)對(duì)所述輸入數(shù)據(jù)序列的擴(kuò)展來(lái)擴(kuò)展所述輸出緩沖區(qū)。

7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的處理器，其中，

所述處理單元包括存儲(chǔ)每個(gè)部段的有效元素的數(shù)量的倒數(shù)的系數(shù)表，其中針對(duì)所述每個(gè)部段計(jì)算所述移動(dòng)平均，以及在計(jì)算所述輸入數(shù)據(jù)序列的移動(dòng)平均的過(guò)程中所述處理單元通過(guò)將執(zhí)行計(jì)算m個(gè)部段的元素的和的運(yùn)算的結(jié)果乘以通過(guò)參考所述系數(shù)表而獲得的倒數(shù)來(lái)計(jì)算移動(dòng)平均。

8.一種處理器，包括：

算術(shù)運(yùn)算單元，所述算術(shù)運(yùn)算單元針對(duì)多個(gè)部段并行地計(jì)算輸入數(shù)據(jù)序列的移動(dòng)平均，其中，

所述算術(shù)運(yùn)算單元：

對(duì)于第一單指令多數(shù)據(jù)寄存器的每個(gè)元素執(zhí)行第一算術(shù)運(yùn)算以計(jì)算所述輸入數(shù)據(jù)序列的第i個(gè)元素至第(i+p)個(gè)元素的和并且將所述和存儲(chǔ)作為所述第一單指令多數(shù)據(jù)寄存器中的第p個(gè)元素，i是在0和自然數(shù)之中的任意數(shù)，p是0至m-1的整數(shù)，以及m是2或更大的整數(shù)；

對(duì)于第二單指令多數(shù)據(jù)寄存器的每個(gè)元素執(zhí)行第二算術(shù)運(yùn)算以計(jì)算所述輸入數(shù)據(jù)序列的第(i+x)個(gè)元素至第(i+x+p)個(gè)元素的和并且將所述和存儲(chǔ)作為所述第二單指令多數(shù)據(jù)寄存器中的第p個(gè)元素，x是自然數(shù)；以及

對(duì)于第0個(gè)元素至第(m-1)個(gè)元素中的每個(gè)元素并行地執(zhí)行第三算術(shù)運(yùn)算，以執(zhí)行從所述輸入數(shù)據(jù)序列的第i個(gè)元素至第(i+x-1)個(gè)元素的和中減去所述第一單指令多數(shù)據(jù)寄存器的第p個(gè)元素以及加上所述第二單指令多數(shù)據(jù)寄存器的第p個(gè)元素的運(yùn)算，以及將結(jié)果存儲(chǔ)作為第三單指令多數(shù)據(jù)寄存器的第p個(gè)元素，以并行地計(jì)算彼此不同的m個(gè)部段的元素的和；以及

執(zhí)行平均處理以根據(jù)存儲(chǔ)在所述第三單指令多數(shù)據(jù)寄存器中的元素的和來(lái)計(jì)算平均值。