[發(fā)明專利]一種面向多個(gè)粗粒度動(dòng)態(tài)可重構(gòu)陣列的共享數(shù)據(jù)緩存裝置及控制方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410176151.2
• 申請(qǐng)日: 2014-04-28
• 公開（公告）號(hào): CN103927270B
• 公開（公告）日: 2017-02-08
• 發(fā)明（設(shè)計(jì)）人: 曹鵬;劉波;閔婧;杜月;楊錦江;肖建;楊軍;劉雷波;魏少軍;王瓏;袁航
• 申請(qǐng)（專利權(quán)）人: 東南大學(xué)
• 主分類號(hào): G06F12/0862
• 分類號(hào): G06F12/0862
• 代理公司: 江蘇永衡昭輝律師事務(wù)所32250
• 代理人: 王斌

技術(shù)領(lǐng)域

本發(fā)明涉及嵌入式可重構(gòu)設(shè)計(jì)領(lǐng)域，具體地，涉及一種面向多個(gè)粗粒度動(dòng)態(tài)可重構(gòu)陣列的共享數(shù)據(jù)緩存裝置及控制方法。??

背景技術(shù)

處理器與專用集成電路（ASIC）是傳統(tǒng)的計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)領(lǐng)域的運(yùn)算平臺(tái)，處理器的特點(diǎn)在于通過(guò)執(zhí)行指令集中的相關(guān)指令來(lái)完成計(jì)算，不用去改動(dòng)底層的硬件環(huán)境。但處理器的運(yùn)算速度要比ASIC慢很多，每個(gè)獨(dú)立的操作具有更高的執(zhí)行開銷。專用集成電路的特點(diǎn)在于用硬件來(lái)實(shí)現(xiàn)應(yīng)用的操作具有很高的速度、效率和精度，但其缺陷在于開發(fā)周期太長(zhǎng)，代價(jià)太高，而且硬件電路一旦制作好以后是不能夠被隨意改動(dòng)的。?

FPGA可重構(gòu)技術(shù)的出現(xiàn)，大大改變了傳統(tǒng)的嵌入式設(shè)計(jì)的方法，可重構(gòu)計(jì)算作為一種新型時(shí)空域的計(jì)算模式，獲得了越來(lái)越廣泛的關(guān)注，其主要的應(yīng)用領(lǐng)域包括多媒體處理、移動(dòng)通信、數(shù)字信號(hào)處理、數(shù)據(jù)加解密等。然而，在軍事目標(biāo)匹配、大數(shù)運(yùn)算、聲納波束合成、基因組匹配、圖象紋理填充、集成電路的計(jì)算機(jī)輔助設(shè)計(jì)等等之中，隨應(yīng)用場(chǎng)合的不同，可重構(gòu)系統(tǒng)對(duì)性能的提高程度也大不相同。一般情況下，系統(tǒng)內(nèi)FPGA數(shù)量越多，總體的性能就越高，按系統(tǒng)中?FPGA?的芯片數(shù)量進(jìn)行平均，每塊?FPGA?能使運(yùn)算速度提高?7~30?倍左右，但平均每塊芯片提高的速度倍數(shù)越低。?

隨著計(jì)算性能要求的提高，計(jì)算復(fù)雜度的越來(lái)越高，粗粒度的可重構(gòu)架構(gòu)的計(jì)算資源也大量增加，使用多個(gè)可重構(gòu)陣列來(lái)完成這些應(yīng)用，在多個(gè)可重構(gòu)陣列同時(shí)進(jìn)行數(shù)據(jù)訪問(wèn)的時(shí)候，會(huì)造成訪問(wèn)沖突，產(chǎn)生訪問(wèn)延遲，增加了數(shù)據(jù)的訪問(wèn)時(shí)間，使得計(jì)算性能大大降低。如何減少數(shù)據(jù)的訪問(wèn)時(shí)間，提高數(shù)據(jù)的訪問(wèn)速度，成為了提高可重構(gòu)系統(tǒng)計(jì)算性能研究中的一個(gè)重要課題。??

發(fā)明內(nèi)容

本發(fā)明的目的在于，針對(duì)上述問(wèn)題，提供一種面向多個(gè)粗粒度動(dòng)態(tài)可重構(gòu)陣列的共享數(shù)據(jù)緩存裝置及控制方法，以提高大規(guī)模粗粒度可重構(gòu)系統(tǒng)的性能。?

為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是：?

一種面向多個(gè)粗粒度動(dòng)態(tài)可重構(gòu)陣列的共享數(shù)據(jù)緩存，包括可重構(gòu)陣列數(shù)據(jù)緩存控制單元，可重構(gòu)陣列數(shù)據(jù)緩存單元，外部存儲(chǔ)器數(shù)據(jù)預(yù)取緩存單元，數(shù)據(jù)訪存重構(gòu)單元;

所述可重構(gòu)陣列數(shù)據(jù)緩存單元：用于存儲(chǔ)從外部存儲(chǔ)器取到的數(shù)據(jù)；

所述外部存儲(chǔ)器數(shù)據(jù)預(yù)取緩存單元：用于從外部存儲(chǔ)器預(yù)取即將訪問(wèn)的數(shù)據(jù)到數(shù)據(jù)緩存單元；

所述可重構(gòu)陣列數(shù)據(jù)緩存控制單元：用于控制可重構(gòu)陣列與可重構(gòu)陣列數(shù)據(jù)緩存單元以及可重構(gòu)陣列數(shù)據(jù)緩存單元與外部存儲(chǔ)器之間的數(shù)據(jù)交互；

所述數(shù)據(jù)訪存重構(gòu)單元：用于發(fā)送數(shù)據(jù)緩存單元所需的地址信息以及步長(zhǎng)信息。

根據(jù)本發(fā)明的優(yōu)選實(shí)施例，所述的可重構(gòu)陣列數(shù)據(jù)緩存控制單元，其特征在于，硬件結(jié)構(gòu)包括，地址解析器和步長(zhǎng)解析器；?

所述地址解析器：用于解析從數(shù)據(jù)訪存重構(gòu)單元接收到的地址信息，根據(jù)地址信息判斷可重構(gòu)陣列數(shù)據(jù)緩存單元此時(shí)是與外部存儲(chǔ)器進(jìn)行數(shù)據(jù)交互，還是與可重構(gòu)陣列進(jìn)行數(shù)據(jù)交互；

所述步長(zhǎng)解析器：用于解析從數(shù)據(jù)訪存重構(gòu)單元接收到的步長(zhǎng)信息，對(duì)于有N個(gè)數(shù)據(jù)存儲(chǔ)片區(qū)的數(shù)據(jù)存儲(chǔ)單元，步長(zhǎng)取值包N種（N取值范圍1-8），0，1，2，……，N-1；

根據(jù)本發(fā)明的優(yōu)選實(shí)施例，所述的用來(lái)存儲(chǔ)從外部存儲(chǔ)器取到的可重構(gòu)陣列數(shù)據(jù)緩存單元，包含N個(gè)存儲(chǔ)片區(qū)（N的取值范圍是1-8），根據(jù)接收到的地址信息判斷可重構(gòu)陣列數(shù)據(jù)緩存單元是與外部存儲(chǔ)器進(jìn)行數(shù)據(jù)交互，還是與可重構(gòu)陣列進(jìn)行數(shù)據(jù)交互，根據(jù)步長(zhǎng)信息確定每一個(gè)可重構(gòu)陣列可以訪問(wèn)的存儲(chǔ)片區(qū)；

面向多個(gè)粗粒度動(dòng)態(tài)可重構(gòu)陣列的共享數(shù)據(jù)緩存裝置的控制方法，當(dāng)多個(gè)粗粒度可重構(gòu)陣列同時(shí)訪問(wèn)可重構(gòu)陣列數(shù)據(jù)緩存單元時(shí)，每個(gè)可重構(gòu)陣列在同一時(shí)間只能對(duì)應(yīng)可重構(gòu)陣列數(shù)據(jù)緩存單元中的一個(gè)存儲(chǔ)片區(qū)，用可重構(gòu)陣列數(shù)據(jù)緩存單元的行號(hào)M對(duì)N進(jìn)行取模(mod)運(yùn)算，運(yùn)算結(jié)果為n，即M?mod?N=n，則把此行號(hào)所表示的可重構(gòu)陣列數(shù)據(jù)緩存單元定義為存儲(chǔ)片區(qū)?#n。?