[發明專利]一種高壓集成電路

有效

• 申請號: 201410175912.2
• 申請日: 2014-04-28
• 公開（公告）號: CN103928435B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 喬明;張昕;文帥;齊釗;黃軍軍;薛騰飛;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L23/52
• 分類號: H01L23/52
• 代理公司: 成都宏順專利代理事務所(普通合伙)51227
• 代理人: 李順德,王睿

技術領域

本發明涉及半導體功率器件技術領域，具體的說是涉及一種高壓集成互連電路。

背景技術

功率集成電路已經在通信、電源管理、馬達控制等領域取得巨大的發展，并將繼續受到更廣泛的關注。功率集成電路將高壓器件與低壓控制電路集成在一起帶來一系列的好處的同時，對電路設計也帶來嚴峻的挑戰。

隨著功率集成電路集成度的增高，以及更高的互連電壓要求，具有高電位的高壓互連線(High?voltage?Interconnection，簡稱HVI)在跨過橫向雙擴散金屬氧化物半導體場效應晶體管LDMOS(Lateral?Double-Diffused?MOSFET)等高壓器件與隔離區的表面局部區域時，會導致電力線局部集中，在器件的表面產生場致電荷，使表面電場急劇增大，嚴重影響器件的擊穿電壓。高壓互連電路常常使用浮空場板方法來屏蔽高壓線對器件耐壓的有害影響。然而，在傳統的浮空場板結構中，浮空場板的存在會導致器件在同樣漂移區長度下的橫向擊穿耐壓的降低，因此器件的尺寸也必須增加，使器件的開態電流能力較無場板的結構會有所下降，器件成本與布局難度也相應增大。T.Fujihira提出一種自屏蔽(Self-shielding)的高壓內互連技術，在該結構中，高壓互連線為內互連，沒有跨過器件漂移區和高壓結終端，從根本上避免了高壓互連線帶來的有害影響。傳統自屏蔽高壓互連結構如圖1所示，以具有N型溝道器件為例，其中1為LDMOS的源極，2為LDMOS的漏極，3為P型阱區，4為高壓互連線。圖2是沿圖1中AA’線的器件截面圖，其中1為LDMOS的源極N型重摻雜區，2為LDMOS的漏極，3為P型阱區，4為高壓互連線，5是P型襯底，6是N型外延層，7是LDMOS的P型阱區，8是LDMOS的多晶硅柵極，9是高壓電路區域PMOS(P-channel?MOSFET)的源極，10是高壓電路區域PMOS的柵極，11是高壓電路區域PMOS的漏極，12是高壓電路區域NMOS(N-channel?MOSFET)的源極，13是高壓電路區域NMOS的柵極，14是高壓電路區域NMOS的漏極，15是高壓電路區域NMOS的P型阱區，16是高壓電路區域的電源電位V_B，17是高壓電路區域的地電位。HVI沒有跨過低的高壓結終端電位，其電位最多與高端電路中的最高電位V_B相差一個低壓邏輯電路的電源電壓，使得LDMOS結構能夠不受HVI的影響，從而達到最高耐壓。當連接到LDMOS柵極的低端電路輸出信號使其開啟時，漏極電位將低于V_B，漏極與V_B之間會存在一個寄生的R_epi電阻，其阻值大小對LDMOS漏極電位有著密切聯系。若其值太小，LDMOS導通時漏極電位有可能高于下級CMOS(Complementary?Metal?Oxide?Semiconductor)反相器的轉折電平，導致電路功能錯誤，并且導通功耗大。為保證后級電路正常工作，則需在LDMOS漏極與V_B之間增加P型阱區，通過其與N型外延層、P型襯底所形成的JFET(Junction?Field?Effect?Transistor)隔離效應，從而使單位面積的R_epi增加；或增大LDMOS的漏極與V_B之間的距離，通過使寄生電阻的等效長度增大而使R_epi增加。但是以上方法需要引入額外的器件結構，或增大版圖面積，提高了工藝復雜度與器件成本。

發明內容

本發明所要解決的，就是針對上述傳統采用自屏蔽高壓內互連的高壓集成電路存在的問題，提出一種高壓集成電路。

本發明解決上述技術問題所采用的技術方案是：一種高壓集成電路，如圖3所示，包括通過高壓互連線4連接的LDMOS區和高壓電路區，所述LDMOS區包括LDMOS源極1、LDMOS漏極2和P型阱區3；所述LDMOS漏極2、P型阱區3、和高壓電路區外圍設置有高壓結終端18；高壓互連線4的一端穿過P型阱區3與LDMOS漏極2連接，其另一端與高壓電路區連接；其特征在于，所述高壓結終端18在P型阱區3處的兩側內凹，使P型阱區3兩側的高壓結終端18相互靠近。