[發明專利]一種用于半導體銅互連工藝的電鍍銅膜的處理方法

在審

• 申請號: 201410174828.9
• 申請日: 2014-04-28
• 公開（公告）號: CN103943556A
• 公開（公告）日: 2014-07-23
• 發明（設計）人: 林宏
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

技術領域

本發明涉及半導體制造領域，更具體地，涉及一種用于半導體銅互連工藝的可改善通孔與下層金屬的接觸電阻、進一步降低RC延遲的電鍍銅膜的處理方法。

背景技術

隨著半導體集成電路制造技術進入65nm及以下技術代，由各種電路源器件的臨近效應引起的串擾或電磁作用已無法被忽略，并間接影響RC延遲(RC-time?delay,電阻-電容延遲)，金屬互連工藝中產生的RC延遲已成為整個芯片制造中的RC延遲的主要部分之一。

一方面，為了降低銅互連層間的RC延遲，業界普遍采用更低介電常數(k)介質代替傳統的SiO2(k≈4.2)介質。在90nm至65nm技術代，業界一般使用介電常數在2.6～3.0的SiOCH介質；進入45nm技術代，業界一般采用多孔型SiOCH進一步降低k值，介電常數可達2.0～2.5；也有采用含C、H的有機介質，介電常數在2.2～2.6。盡管現有技術的超低介電常數介質已經將k值降至2.0附近，仍無法滿足金屬線寬進一步縮小的要求，

另一方面，業界普遍采用更薄的阻擋層和籽晶層，來增加雙大馬士革結構內金屬銅的體積，進而降低互連電阻，控制RC延遲。傳統阻擋層和籽晶層沉積方法磁控濺射PVD存在臺階覆蓋能力的局限性，現有研究在保證銅填充能力的前提下，采用極薄的磁控濺射鉭氮復合層、磁控濺射銅錳合金籽晶層和化學氣相沉積鈷覆蓋層來進一步減薄阻擋層和籽晶層厚度，并得到不錯的結果。也有研究原子層沉積技術ALD的釕(Ru)及其合金作為阻擋層和籽晶層的實例，并得到較好的銅填充性能及電學性能。

現用的銅互連集成方案一般采用雙大馬士革技術。在完成前道器件工藝的集成電路芯片上，先沉積以多孔型SiOCH介質和SiCN介質為主的金屬間介質，通過兩步光刻工藝先后定義出通孔和溝道位置，并采用刻蝕工藝對通孔和溝道區域進行圖形化，緊接著采用濕法清洗工藝將金屬間介質的刻蝕殘留物清除掉，然后采用物理氣相沉積技術先后沉積阻擋層和籽晶層，采用電化學鍍技術填充金屬銅并完成金屬銅退火處理，最后采用化學機械拋光技術對集成電路芯片表面進行平坦化并最終實現金屬布線。

阻擋層和籽晶層的減薄是大勢所趨，新材料和新沉積技術的應用也是勢在必行。盡管如此，通孔電阻仍然是控制銅互連RC延遲的關鍵之一。銅互連技術中通孔的刻蝕工藝、清洗工藝都會對通孔下層金屬銅表面造成損傷，清洗工藝后暴露在空氣中會引起通孔下層銅表面氧化，阻擋層沉積工藝會在通孔下層銅表面沉積一層阻擋層，由于超低k介質的引入使電鍍銅的退火溫度進一步降低，這些都會導致通孔內銅與下層銅之間的接觸電阻增加，進而影響通孔RC延遲。目前，已通過優化刻蝕工藝和清洗工藝、控制清洗工藝到沉積工藝之間的等候時間、在阻擋層沉積前氫氣表面處理、在阻擋層沉積工藝時反刻蝕底部阻擋層、延長電鍍銅膜的退火處理時間等方法，來盡可能降低接觸電阻。

其中，在上述影響接觸電阻的眾多因素中，由于多孔型的低k介質材料的引入，使電鍍銅膜的退火溫度逐漸降低至180℃及以下。經此溫度處理的通孔內的銅膜很難充分釋放雜質，獲得大的晶粒結構，即使延長退火處理時間，通孔內的銅的晶粒生長仍然受限，因而具有相對較高的電阻率。因此，現有的電鍍銅膜退火工藝制約了通孔接觸電阻的下降空間。為了進一步降低銅互連通孔的接觸電阻，有必要提出一種新的電鍍銅膜處理方法。

發明內容

本發明的目的在于克服現有技術存在的上述缺陷，提供一種可改善通孔與下層金屬的接觸電阻、進一步降低RC延遲的用于半導體銅互連工藝的電鍍銅膜新的處理方法，通過先采用標準的銅后道互連工藝集成方案，完成所有層次的銅后道互連工藝，再針對電鍍銅膜增加一次較高溫度的整體退火工藝，使銅晶粒迅速長大且銅電阻率降低，同時，在通孔底部界面，銅的再結晶現象將使銅與通孔底部極薄的阻擋層有效擴散，形成電阻率更低的界面態，以改善通孔與下層金屬的接觸電阻，進一步降低通孔的RC延遲。

為實現上述目的，本發明的技術方案如下：

一種用于半導體銅互連工藝的電鍍銅膜的處理方法，包括以下步驟：