[發明專利]Sigma?Delta調制器

有效

• 申請號: 201410174068.1
• 申請日: 2014-04-28
• 公開（公告）號: CN104143988B
• 公開（公告）日: 2017-09-08
• 發明（設計）人: 呂西安·約翰內斯·布倫默斯
• 申請（專利權）人: NXP股份有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 王波波

技術領域

本發明涉及一種Sigma-Delta調制器。

背景技術

圖1所示的是一個Sigma-Delta調制器100的框圖。調制器100是一種反饋系統，其由加法器112、環路濾波器(H(s))102、量化器(或模數轉換器ADC)104以及數模轉換器(DAC)106構成。輸入X110耦合到加法器112的正輸入端。加法器112的輸出耦合到環路濾波器(H(s))102的一個輸入端。環路濾波器(H(s))102的輸出耦合到ADC104的一個輸入端。ADC104的輸出作為調制器100的輸出Y114。

為形成反饋環路，量化器104的輸出還耦合到DAC106的一個輸入端。DAC106的輸出耦合到加法器112的負輸入端，以形成反饋信號107。

量化器104和DAC106均由時鐘信號108提供時鐘，時鐘信號108具有取樣頻率f_s。典型地，取樣頻率可以高于最低所需的奈奎斯特取樣率，從而調制器100被過取樣。

由于反饋和環路濾波器102存在，以及Sigma-Delta調制器100通常是高度過取樣的情況，調制器100在所關注的信號帶寬中的量化誤差將根據環路濾波器102特性的倒轉來形成。同樣地，量化器ADC104的量化誤差在環路濾波器102的增益為高的頻率區域中進行抑制。在環路濾波器102的增益下降的頻率中，量化噪聲會增大。然而，可以在Sigma-Delta調制器100的輸出端放置一個數字抽取濾波器，用以濾除帶寬外的量化噪聲，從而在相對較小的帶寬內實現非常高的分辨率。這種噪聲形成過程即便對于1位量化器ADC104而言，也可以有效地在抽取濾波之后實現16位或更多位的分辨率。

然而，由于Sigma-Delta調制器100是一個反饋系統，越高的取樣頻率則越難以穩定調制器100。這可能是由于寄生電極和電路中其他延遲造成的，例如由于量化器104和/或DAC106導致的。Sigma-Delta調制器100(以及其他類型的A/D轉換器)的另一個方面是量化器104的亞穩態可能導致系統的錯誤，尤其是在輸入到量化器104的輸入信號105非常小的情況下，可能導致性能的下降。由于進入到加法器112的反饋信號107并不精確地與輸入到很多數字門并被作為理想的數字信號的輸出信號114完全相同，這種情況會導致(位)誤差。

對于Sigma-Delta調制器100來說，量化器104是非常重要的模塊，原因有很多。它需要提供足夠的增益來基于由環路濾波器102所接收的非常小的信號作出一個數字化的決定?；赟igma-Delta調制器100的分辨率和指定的系統位誤差率，量化器104所需要的增益可以在10⁷-10⁸數量級。然而，在形成決定的過程中，量化器104的延遲會對Sigma-Delta環路的穩定性產生直接的影響。在實際情況中，量化器104的延遲通常小于時鐘信號108的取樣時間。但是，對于非常高速的Sigma-Delta調制器(例如在10GHz至20GHz)來說，量化器104的最低可允許延遲時間可能只有50ps。量化器104可用的增益與可得的時間裕量直接相關。從而，量化器104難以提供足夠高的增益并同時充分的減小亞穩態的問題，以提供一種穩定的非常高速的Sigma-Delta調制器100。

圖2a所示的是Sigma-Delta調制器環路200的結構框圖，其具有一個1位量化器220，量化器220也可以是比較器。圖2a所示的量化器220被顯示為理想的比較器。統一地假設，比較器在輸入信號大于或等于0時生成+1的輸出電平，在輸入信號小于0時輸出-1的輸出電平。本示例包括一個四階環路濾波器201，其由四個一階濾波器級F_1-F₄，標號分別為206、210、214、218以及一個1位量化器220組成。

在量化器220的輸出和四階環路濾波器201的輸入之間定義了一個主反饋通路(包括第四反饋元件D₄228)。主反饋通路通過主加法器204耦合到四階環路濾波器201的輸入端。主加法器204將輸入信號與反饋信號相減。