[發明專利]校準阻抗的電路和使用該電路的半導體裝置

在審

• 申請號: 201410171554.8
• 申請日: 2010-02-09
• 公開（公告）號: CN104036810A
• 公開（公告）日: 2014-09-10
• 發明（設計）人: 樸洛圭
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C5/06
• 分類號: G11C5/06;H01L23/64;H01L25/065
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;周曉雨

本申請是于2010年2月9日提交的、申請號為201010107474.8、發明名稱為“校準阻抗的電路和使用該電路的半導體裝置”的中國專利申請的分案申請。相關申請的交叉引用

根據35U.S.C§119(a)，本申請要求于2009年6月30日向韓國知識產權局提交的韓國申請號為10-2009-0058932的優先權，其全部內容通過引用合并進來，如同全部列出一樣。

技術領域

本發明的實施例總的來說涉及半導體電路技術，具體地說涉及校準阻抗的電路和使用該電路的半導體裝置。

背景技術

半導體封裝是一種以提高集成效率為目的的技術。其中封裝有兩個或多個裸片(或者稱為“芯片”)的多芯片封裝類型在半導體封裝技術中較為普遍。

多芯片封裝的裸片中的每一裸片是獨立的元件。在每一裸片是如動態隨機存取存儲器(DRAM)的存儲設備的情況下，每一存儲設備需要為執行精確匹配信號輸入/輸出阻抗至目標值的操作(以下稱為“阻抗校準操作”)而設計的阻抗校準模塊。

圖1是現有技術的半導體裝置10的方框圖。

如圖1所示的半導體裝置10包含兩個裸片DIE1和DIE2。

阻抗校準模塊20和阻抗校準模塊30分別設置在DIE1和DIE2中。

阻抗校準單元20和阻抗校準單元30中的每一個需要具有目標阻抗值的參考電阻來執行阻抗操作。

裸片的工藝/電壓/溫度(PVT)的變化可以對阻抗校準操作產生不利影響。因此，阻抗校準模塊利用放置在裸片外部的電阻(以下稱為“外部電阻”)作為參考電阻，以執行對抗裸片中的工藝/電壓/溫度(PVT)變化的精確阻抗校準操作。

如圖1所示，所述兩個裸片DIE1和DIE2分別通過外部電阻連接電極ZQ0和ZQ1耦合到各自的外部電阻RQ0和RQ1。

然而，配置有外部電阻的半導體裝置的缺點是增加被電阻器件以及額外的元件例如用于連接外部電阻到其相應裸片的導線占據的電路面積，因此減少了所述半導體裝置的布圖裕度。

發明內容

本發明的實施例包括校準阻抗的電路和為了改善布圖裕度而使用該電路的半導體設備。

在一個實施例中，提供一種校準阻抗的電路，包括：使能信號發生器，配置為響應于芯片選擇信號，產生使能信號；代碼發生器，配置為響應于所述使能信號，利用耦合到電極的外部電阻來產生阻抗校準代碼；以及連接控制器，配置為響應于所述使能信號，控制所述代碼發生器和所述電極之間的連接。

在另一個實施例中，提供一種半導體裝置，包括：第一裸片和第二裸片，分別包含阻抗校準模塊，其中，用于連接外部電阻的第一裸片的電極和第二裸片的電極互相耦合，并且第一裸片的阻抗校準模塊和第二裸片的阻抗校準模塊分別響應于芯片選擇信號，執行阻抗校準操作。

在另一個實施例中，提供一種半導體裝置，包括：第一裸片和第二裸片，分別包含阻抗校準模塊；以及通孔，配置為穿透第一裸片和第二裸片以用作電極，其中，外部電阻經通孔共同耦合到第一裸片和第二裸片，并且第一裸片的阻抗校準模塊和第二裸片的阻抗校準模塊分別響應于芯片選擇信號，執行阻抗校準操作。

下面在“具體實施方式”部分描述這些和其它特征，方面和實施例。

附圖說明

結合附圖描述本發明的特征、方面和實施例，在附圖中：

圖1是現有技術的半導體裝置的方框圖；

圖2是根據本發明的一個實施例的示例性半導體裝置100的方框圖；

圖3是根據本發明的一個實施例的圖2的示例性阻抗校準模塊200和300的方框圖；

圖4是示出圖3所示的使能信號發生器210的一個實施例的電路圖；

圖5是示出根據本發明的一個實施例的示例性半導體裝置的阻抗校準操作的時序圖；

圖6是根據本發明的一個實施例的以雙裸片封裝(DDP)形式實現的示例性半導體裝置101的結構圖；以及

圖7是根據本發明的一個實施例的以穿透硅通孔形式實現的示例性半導體裝置102的結構圖。

具體實施方式

下文中，參考附圖來詳細描述本發明的優選實施例。

在本發明的實施例中，不同裸片共享用于執行阻抗校準操作的一個外部電阻。通過使用選擇裸片的信號，對裸片進行以在不同時刻執行阻抗校準操作。

圖2是根據本發明的一個實施例的示例性半導體存儲裝置100的方框圖。

在圖2所示一個實施例中，半導體裝置100被配置為包含兩個裸片DIE1和DIE2。