[發明專利]一種制作半導體器件的方法

有效

• 申請號: 201410166905.6
• 申請日: 2014-04-24
• 公開（公告）號: CN105097493B
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 黃瑞軒;韓秋華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明公開了一種制作半導體器件的方法，包括：提供半導體襯底，在所述半導體襯底上形成有內部金屬層；在所述半導體襯底上依次形成第一蝕刻停止層和第二蝕刻停止層，其中所述第一蝕刻停止層包括類金剛石介質層；在所述第二蝕刻停止層上形成頂部介電層；在所述頂部介電層中形成溝槽和通孔；去除所述通孔底部的第一蝕刻停止層和第二蝕刻停止層，以露出部分所述內部金屬層；在所述溝槽和通孔中形成頂部金屬層。根據本發明的制造工藝提高了半導體器件內部金屬層的擊穿電壓性能和時變絕緣介質擊穿(TDDB)性能。

技術領域

本發明涉及半導體制造工藝，尤其涉及一種制作半導體器件的方法。

背景技術

隨著半導體制造技術越來越精密，集成電路也發生著重大的變革，集成在同一芯片上的元器件數量已從最初的幾十、幾百個增加到現在的數以百萬個。為了達到復雜度和電路密度的要求，半導體集成電路芯片的制作工藝利用批量處理技術，在襯底上形成各種類型的復雜器件，并將其互相連接以具有完整的電子功能。

隨著半導體器件尺寸的日益縮小，器件結構的頂部金屬層將影響頂層內部金屬的性能，尤其影響內部金屬層的擊穿電壓和電子遷移。在現有技術中，當金屬銅提供拉伸應力時PEOX氧化層提供壓縮應力。然而，金屬銅提供的應力大于PEOX氧化層提供的應力，所以，頂部金屬層將表現出拉伸應力。目前，通常采用增大通孔的高度來減小金屬銅應力對頂部金屬層的影響。

因此，目前急需一種制作半導體器件的方法，以解決現有技術中的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中存在的問題，本發明提出了一種制作半導體器件的方法，包括：提供半導體襯底，在所述半導體襯底上形成有內部金屬層；在所述半導體襯底上依次形成第一蝕刻停止層和第二蝕刻停止層，其中所述第一蝕刻停止層包括類金剛石介質層；在所述第二蝕刻停止層上形成頂部介電層；在所述頂部介電層中形成溝槽和通孔；去除所述通孔底部的第一蝕刻停止層和第二蝕刻停止層，以露出部分所述內部金屬層；在所述溝槽和通孔中形成頂部金屬層。

優選地，所述第一蝕刻停止層為類金剛石碳層。

優選地，所述第一蝕刻停止層具有壓應力。

優選地，所述第一蝕刻停止層具有大于6.4G的壓應力。

優選地，所述第一蝕刻停止層具有大于50A小于300A的厚度。

優選地，所述第二蝕刻停止層為氮化硅層，厚度為200A-500A。

優選地，所述頂部介電層為PEOX層。

優選地，在所述頂部介電層中形成溝槽和通孔的步驟包括：刻蝕所述頂部介電層以形成通孔；在所述通孔中填充犧牲層；刻蝕去除部分位于所述內部金屬層上方的所述頂部介電層以形成溝槽，所述溝槽的底部與所述犧牲層齊平；去除所述犧牲層，以露出所述第二蝕刻停止層。

優選地，還包括在所述通孔中填充所述犧牲層之后回刻蝕去除部分的所述犧牲層的步驟。

優選地，在形成所述通孔的同時刻蝕去除了部分的所述第二蝕刻停止層，剩余的所述第二蝕刻停止層的厚度大于100埃。

綜上所述，根據本發明的制造工藝提高了半導體器件內部金屬層的擊穿電壓性能和時變絕緣介質擊穿(TDDB)性能。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，