[發明專利]一種主節點版圖中半節點CMP模型的運行方法

有效

• 申請號: 201410163106.3
• 申請日: 2014-04-22
• 公開（公告）號: CN105095532B
• 公開（公告）日: 2018-12-21
• 發明（設計）人: 姜立維;李雪;劉立美
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;馮永貞

本發明涉及一種主節點版圖中半節點CMP模型的運行方法及半導體器件制備方法。所述運行方法包括：步驟(a)：提供主節點版圖；步驟(b)：將所述主節點版圖劃分為若干網格區域，并直接對每個所述網格區域進行幾何提取，獲取數值信息；步驟(c)：將所述數值信息中的幾何信息縮小以獲取半節點幾何信息，根據所述半節點幾何信息進行半節點CMP模擬；步驟(d)：輸出模擬結果數據，并確定所述模擬過程中的缺陷點；步驟(e)：在所述主節點版圖上對所述缺陷點進行分析；步驟(f)：產生版圖修改指導規則，并進行修改。本發明所述方法通過調整VCMP方法中的網格尺寸，即通過調整VCMP的模擬分辨率以及工藝縮小因子，來避免兩個耗費大量時間的工藝步驟，以提高模擬效率。

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種主節點版圖中半節點CMP模型的運行方法及半導體器件制備方法。

背景技術

集成電路制造技術是一個復雜的工藝，技術更新很快，表征集成電路制造技術的一個關鍵參數為最小特征尺寸，即關鍵尺寸(critical dimension，CD)。隨著半導體技術的不斷發展，器件的關鍵尺寸越來越小，正是由于關鍵尺寸的減小才使得每個芯片上設置百萬個器件成為可能。

隨著半導體技術器件尺寸的不斷縮小，當所述半導體器件尺寸縮小至納米節點，可制造性設計(Design for Manufacturing，DFM)在半導體工業納米設計流程方法學中已變得越來越重要。所述DFM是指以快速提升芯片良率的生產效率以及降低生產成本為目的，統一描述芯片設計中的規則、工具和方法，從而更好地控制集成電路向物理晶圓的復制，是一種可預測制造過程中工藝可變性的設計，使得從設計到晶圓制造的整個過程達最優化。

目前晶粒(Die)尺寸的縮小或者工藝過程減小是指半導體裝置中一個簡單的半導體器件尺寸的縮小，主要是指晶體管。晶粒的縮小可以保證在一片晶圓上集成更多的晶粒，而保持相同的電路設計，從而降低產品的成本。

通常晶粒的縮小推進了國際半導體技術藍圖(International TechnologyRoadmap for Semiconductors，ITRS)中定義的光刻節點，但是有時晶粒的光刻節點并非由ITRS定義，被稱為半節點(Half-Node)，其中，所述半節點是ITRS中兩個工藝節點之間的一種替代工藝(stop gap)，以助于降低器件的成本。

此外，隨著半導體器件尺寸的不斷縮小，IC設計者以及制造商之間的聯系更加緊密，器件的設計或者可制造性設計(Design for Manufacturing，DFM)可以加強設計者以及制造商之間的聯系。通過DFM，集成制造的數據可以使設計師和制造商之間的合作，從而提高生產產量和工藝性能，同時減少了設計周期和設計成本。

圖1為現有技術中版圖制備的工藝流程圖，其中在所述DFM流程中涉及虛擬化學機械拋光(Virtual Chemical Mechanical Polishing，VCMP)，其中包含CMP工藝的主節點版圖制備的工藝流程圖如圖2a所示。通常半節點版圖是制造商提供的遵循主節點設計規則的版圖進行一定比例的縮小得到的，在半節點版圖中包括DFM VCMP的驗證，其中典型的流程如圖2b所示，所述半節點版圖需在進行VCMP模擬之前獲得，該步驟通常通過模擬工具上集成的版圖工具或者通過第三方提供的版圖工具按照一定比例縮小而實現，所述方法的缺點在于所述版圖縮小的步驟必須在模擬之前進行，而有時所述模擬工具并沒有集成版圖工具，所述縮小步驟需要通過人工選用第三方工具進行，該步驟需要耗費大量的時間，尤其是在批處理過程中。

進一步，由于模擬處理是直接應用在縮小的主節點版圖即半節點版圖上，所以輸出的識別信息與幾何信息也是縮小的，因而在進行缺陷點的分析中，需要在縮小的版圖上執行，但是正常的版圖修改是在原始版圖上進行的，因此得到版圖修改規則之后，需要首先將修改規則轉化為符合主節點設計規則的修改規則，這同樣是一個非常耗時的過程。此外，由于在該過程中需要存儲縮小的版圖而占用大量的磁盤空間。