[發明專利]面向無損音頻解碼算法的自調乘累加裝置

無效

• 申請號: 201410161889.1
• 申請日: 2014-04-22
• 公開（公告）號: CN103984520A
• 公開（公告）日: 2014-08-13
• 發明（設計）人: 劉鵬;翁波拉;徐國柱;張奇;董東升
• 申請（專利權）人: 浙江大學
• 主分類號: G06F7/52
• 分類號: G06F7/52
• 代理公司: 杭州中成專利事務所有限公司 33212
• 代理人: 金祺

技術領域

本發明涉及一種面向無損音頻解碼算法的自調乘累加裝置，用于實現多種模式的乘累加功能。

背景技術

無損音頻壓縮算法具有能夠100%的保存原始音頻信號而不會產生任何數據損失的特點，也就是說無損音頻格式的音質與原始CD有同樣的水準，因而受到越來越廣泛的應用。通過對無損音頻APE解碼算法進行應用特性分析，我們發現該算法中含有較多的乘法和乘累加運算，因此乘累加運算的處理能力對處理器解碼APE程序的性能有著較大的影響。乘累加運算通常有多種模式，根據乘數和被乘數是否是有符號數可分為有符號數乘累加運算、無符號數乘累加運算和混合符號乘累加運算。另外，在某些場合，還需要考慮不同位寬操作數的乘法和乘累加運算，以APE解碼算法為例，25%左右乘累加運算的操作數是32位，75%左右乘累加運算的操作數是16位。

同時，隨著嵌入式處理器的處理能力不斷提高，對工作頻率的要求也越來越高，這就使得乘累加器既要有高速的性能又要有較高的工作頻率。而現有的乘累加器往往難以同時滿足以上兩個要求，有些設計中為了實現高性能而犧牲了乘累加器的時延；有些設計中則是為了減少時延而犧牲了乘累加器的性能。

發明內容

本發明的目的是提出一種面向無損音頻解碼算法的自調乘累加裝置，用于實現多種模式的乘累加運算，它能夠根據乘累加操作數的數據特性實現32×32位和16×16位兩種不同模式下的乘累加運算。

為了實現以上目的，本發明是通過以下技術方案實現的：

本發明提供了一種面向無損音頻解碼算法的自調乘累加裝置，包括以下四個功能單元：操作數預處理單元、乘法器單元、乘法器結果處理單元和乘累加器輸出單元；

操作數預處理單元用于對操作數進行判決和分解；乘法器單元（可由16位的乘法器組成）用于對操作數預處理單元輸入的操作數進行乘法運算；乘法器結果處理單元對乘法單元的輸出結果進行拼接和符號擴展操作；乘累加器輸出單元對乘法器結果處理單元的輸入進行加法運算得到最終的乘累加結果；

所述操作數預處理單元、乘法器單元、乘法器結果處理單元和最終的乘累加器輸出單元按順序依次連接。

作為本發明的乘累加裝置的進一步改進：

所述操作數預處理單元包括操作數判決模塊和操作數分解模塊，操作數判決模塊對輸入的操作數位數進行判決得到乘累加模式選擇信號F_mul，如果操作數是32×32位形式的，則F_mul=0，如果操作數是16×16位形式的，則F_mul=1；操作數分解模塊把32位操作數分成兩個高低16位的數輸入到乘法器單元。

即，操作數判決模塊對輸入的被乘數和乘數位數進行判決，根據判決結果得到乘累加模式選擇信號F_mul，乘累加模式選擇信號F_mul用于對乘累加器的流水線進行控制；操作數分解模塊把32位被乘數和乘數分別分成兩個高低16位的操作數兩兩輸入到乘法器單元。

作為本發明的乘累加裝置的進一步改進：

所述乘法器單元包含四個16×16位乘法器，上述四個16×16位乘法器根據有無符號數信號U_mul對操作數預處理單元輸入的數據（被乘數和乘數等）進行乘法運算，分別得到四個并行的輸出結果。

作為本發明的乘累加裝置的進一步改進：

乘法器結果處理單元根據乘累加模式選擇信號F_mul對乘法器單元的四個輸出結果分別進行拼接和符號擴展；

F_mul=0時，所述拼接為將乘法器I和乘法器II的輸出拼接為一個64位操作數，所述符號擴展為將乘法器III和乘法器IV的輸出分別擴展兩個64位操作數；

F_mul=1時，所述符號擴展為將乘法器II的輸出擴展為一個64位操作數，將輸入的32位操作數擴展為64位操作數作為輸出。

即，乘法器結果處理單元根據乘累加模式選擇信號F_mul對乘法器單元的四個輸出結果分別進行拼接或是符號擴展操作，將輸入的32位操作數擴展為64位操作數作為輸出。

作為本發明的乘累加裝置的進一步改進：

乘累加器輸出單元包含兩個選擇器，一個4×64位加法器和一個2×64位加法器；其中4×64位加法器用于實現32×32位模式乘累加運算；2×64位加法器用于實現16×16位模式乘累加運算；兩個加法器根據累加選擇信號A_mul對乘法器結果處理單元的輸出分別進行運算得到兩個乘累加結果；

當F_mul=0時，選擇4×64位加法器的結果作為輸出；F_mul=1時，選擇2×64位加法器的的結果作為輸出。