[發明專利]數據緩存處理方法及裝置

有效

• 申請號: 201410151681.1
• 申請日: 2014-04-15
• 公開（公告）號: CN105095104B
• 公開（公告）日: 2018-03-27
• 發明（設計）人: 侯銳;張樂樂;張廣飛;江濤
• 申請（專利權）人: 華為技術有限公司;中國科學院計算技術研究所
• 主分類號: G06F12/0897
• 分類號: G06F12/0897
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 劉芳

技術領域

本發明實施例涉及計算機科學技術，尤其涉及一種數據緩存處理方法及裝置。

背景技術

在計算機技術發展過程中，高速緩沖存儲器（英文：Cache）的容量一般只有主存儲器的幾百分之一，但它的存取速度能與CPU相匹配。因此在存儲層次上采用Cache解決了主存儲器存取速度比中央處理器CPU操作速度慢的問題。一個Cache由多個高速緩沖存儲器線（英文：Cache line）構成，通常每個cache line的大小在32字節至128字節之間。當CPU訪問內存的一個或多個字節的時候，會從內存中提取一個與cache line相同大小的內存塊到Cache中的一個Cache line，從而使CPU對該Cache line對應的所有的內存地址的訪問都可以從Cache取回結果，不需要再訪問內存，稱之為命中（英文：cache hit）。如果CPU要訪問的內存地址并沒有在Cache line中，CPU仍然需要訪問內存獲取數據，稱為未命中（英文：cache miss）。較低的未命中率可以大幅度提高計算機的性能。

在現代計算機系統中為了降低cache miss率，通常使用多級cache的策略。但由于只要有訪問該cache line的請求，該cache line最終都要進入一級高速緩沖存儲器，增大了一級緩存的未命中率，使得整個計算機的性能下降，產生額外的開銷。

發明內容

本發明實施例提供一種數據緩存處理方法及裝置，以克服現有技術中一級緩存的未命中率高的技術問題。

本發明實施例第一方面提供一種數據緩存處理方法，包括：接收內存發送的訪問響應消息，所述訪問響應消息包括被訪問數據和緩存線地址，所述訪問響應消息為所述內存在各級緩存均未命中后接收的訪問請求消息對應的響應消息；

確定所述緩存線地址的訪問頻率；

根據所述訪問頻率將所述訪問響應消息存儲至對應的緩存中。

第一方面的第一種可能實現方式中，所述確定所述緩存線地址的訪問頻率，包括：

判斷是否接收至少兩個包括所述緩存線地址的訪問響應消息，若是，則確定所述緩存線地址為具有第一訪問頻率的緩存線地址，若否，則確定所述緩存線地址為具有第二訪問頻率的緩存線地址；

所述根據所述訪問頻率將所述訪問響應消息存儲至對應的緩存中，包括：

將具有所述第一訪問頻率的緩存線地址的訪問響應消息存儲至一級緩存中；

將具有所述第二訪問頻率的緩存線地址的訪問響應消息存儲至最后一級緩存中。

結合第一方面可能實現方式，在第一方面第二種可能實現方式中，所述確定所述緩存線地址的訪問頻率，包括：

判斷所述緩存線地址對應的尋址方式是否為寄存器尋址，若是，則確定所述緩存線地址為具有第一訪問頻率的緩存線地址，若否，則確定所述緩存線地址為具有第二訪問頻率的緩存線地址；

所述根據所述訪問頻率將所述訪問響應消息存儲至對應的緩存中，包括：

將具有所述第一訪問頻率的緩存線地址的訪問響應消息存儲至一級緩存中；

將具有所述第二訪問頻率的緩存線地址的訪問響應消息存儲至最后一級緩存中。

本發明實施例第二方面提供一種數據緩存處理方法，包括：

接收最后一級緩存發送的訪問響應消息，所述訪問響應消息包括被訪問數據和緩存線地址，所述訪問響應消息為最后一級緩存命中后與訪問請求消息對應的響應消息；

確定所述緩存線地址的訪問頻率；

根據所述訪問頻率將所述訪問響應消息存儲至對應的緩存中。

第二方面第一種可能實現方式中，所述根據所述訪問頻率將所述訪問響應消息存儲至對應的緩存中之后，還包括：

若所述訪問響應消息存儲至所述一級緩存中，則將所述訪問響應消息所包括的緩存線地址在一級緩存中對應的緩存線的計數器加1；

若存儲在所述一級緩存中的所述訪問響應消息被替換，且所述訪問響應消息包括的緩存線地址在一級緩存中對應的緩存線的計數器未飽和，則將所述緩存線地址在最后一級緩存中對應的緩存線的計數器加1。

結合第二方面第一種可能實現方式，在第二方面第二種可能實現方式中，所述確定所述緩存線地址的訪問頻率，包括：

判斷所述緩存線地址在最后一級緩存中對應的緩存線的計數器是否飽和，若是，則確定所述緩存線地址為具有第一訪問頻率的緩存線地址，若否，則確定所述緩存線地址為具有第二訪問頻率的緩存線地址；

所述根據所述訪問頻率將所述訪問響應消息存儲至對應的緩存中，包括：