[發明專利]使用FPGA實現傳輸延時可測的交換機裝置和延時測量方法

在審

• 申請號: 201410147800.6
• 申請日: 2014-04-14
• 公開（公告）號: CN103888320A
• 公開（公告）日: 2014-06-25
• 發明（設計）人: 袁海濤;徐剛;胡炯;侯志光;肖正強;徐萬方
• 申請（專利權）人: 北京四方繼保自動化股份有限公司
• 主分類號: H04L12/26
• 分類號: H04L12/26;H04L12/931
• 代理公司: 北京金闕華進專利事務所(普通合伙) 11224
• 代理人: 吳鴻維

技術領域

本發明屬于智能變電站過程層數字化技術領域，特別是基于發布/訂閱機制SV采樣數據通過交換機傳輸的場景。

背景技術

SV(sample?value)是智能電網中，智能變電站過程層傳輸的數字化采樣數據簡稱。

目前智能變電站繼電保護采用組網模式傳輸SV采樣數據報文的障礙在于，跨間隔的繼電保護必須依賴于外部時鐘，以保證采樣數據的同步性，當失去外部時鐘或外部時鐘出現故障時，跨間隔繼電保護將退出運行。

組網模式中，SV采樣數據報文的傳輸依賴交換機，而報文在交換機內的傳輸延時是不確定的，所以繼電保護裝置只能基于SV報文中的CNT絕對時標來實現保護功能，由于CNT絕對時標源自變電站內的時鐘系統，因此當外部時鐘異常時，跨間隔的繼電保護裝置無法判斷采樣數據是否同步，只能閉鎖保護功能。

發明內容

為了解決上述問題，本申請提供了一種使用可編程邏輯陣列FPGA實現傳輸延時可測的交換機以及傳輸延時可測方法，并且將傳輸延時標記在SV采樣數據的固有延時通道的品質位置。繼電保護裝置接收到標記了傳輸延時的SV采樣數據后，繼電保護裝置使用本地時間基準，利用固有延時和交換機駐留總延時ΔT還原收到的多個間隔的采樣數據的發生時刻，完成采樣值的同步處理，其繼電保護原理等效于不通過交換機直接傳輸SV采樣數據的模式，體現了采樣數據“誰使用誰同步”的基本原則。

本發明所采用的技術方案是：

一種使用可編程邏輯陣列FPGA實現傳輸延時可測的交換機裝置，其特征在于：使用可編程邏輯陣列FPGA精確計算IEC61850-9-2協議SV報文在交換機內的駐留時間，并將駐留時間寫入SV報文內。

所述交換機裝置包括以太網交換芯片、輸入端可編程邏輯陣列FPGA、輸出端可編程邏輯陣列FPGA、輸入端以太網PHY芯片、輸出端以太網PHY芯片和本地時鐘模塊；

所述輸入端以太網PHY芯片的輸出端連接至輸入端可編程邏輯陣列FPGA的輸入端，所述輸入端可編程邏輯陣列FPGA的輸出端與以太網交換芯片的輸入端相連，以太網交換芯片的輸出端連接輸出端可編程邏輯陣列FPGA的輸入端，所述輸出端可編程邏輯陣列FPGA輸出端與輸出端以太網PHY芯片的輸入端相連；

本地時鐘模塊輸出端分別連至輸入端可編程邏輯陣列FPGA和輸出端可編程邏輯陣列FPGA的時鐘同步信號輸入端，兩片FPGA能夠獲得納秒ns級別的時間同步精度；

以太網PHY芯片負責實現以太網交換機的物理層接口，輸入端以太網PHY芯片將外部以太網口輸入的以太網報文轉換為輸入端可編程邏輯陣列FPGA可識別的數據碼流；輸出端以太網PHY芯片將輸出端可編程邏輯陣列FPGA輸出數據碼流轉換為標準的以太網報文對外輸出；

所述輸入端以太網PHY芯片用于接收IEC61850-9-2協議的SV報文，所述輸入端FPGA將添加本地時間戳之后的輸入SV報文輸出給交換芯片；交換芯片按二層交換邏輯完成報文轉發，將SV報文從目標端口傳遞給輸出端FPGA；輸出端FPGA將此幀SV報文在交換機中的總駐留時間信息添加到SV報文中。

所述交換機裝置還進一步包括配置管理CPU，配置管理CPU負責上電后給輸入端可編程邏輯陣列FPGA、輸出端可編程邏輯陣列FPGA、以太網交換芯片下載配置參數，運行過程中監視兩片FPGA、以太網交換芯片的工作狀態。

本申請還公開了一種基于前述交換機的傳輸延時測量方法，其特征在于：使用可編程邏輯陣列FPGA精確計算IEC61850-9-2協議SV報文在交換機內的駐留時間，并將駐留時間寫入SV報文內。

以太網報文輸入和輸出交換機的鏈路層接口基于一片或多片FPGA實現，多片FPGA芯片之間通過交換機內部的本地時鐘模塊實現納秒級別的高精度同步，FPGA能夠精確測量以太網報文第1個bit進入交換機端口的時刻，以及以太網報文第1個bit從交換機端口輸出的時刻。FPGA能夠實時計算輸入和輸出以太網報文的FCS校驗碼，自動丟棄CRC錯誤的輸入以太網報文，對于更改填寫駐留延時的SV報文可以確保輸出報文的CRC正確。交換機的二層交換邏輯仍基于通用以太網交換芯片實現。

所述方法包括以下步驟：

（1）交換機接收以太網報文，輸入端以太網PHY芯片將報文完成碼流轉換后，傳遞給輸入端可編程邏輯陣列FPGA，輸入端可編程邏輯陣列FPGA從中篩選出符合IEC61850-9-2協議的SV報文，對于其它類型報文直接執行步驟（5）；