[發明專利]基于雙DDS的高逼真度轉速信號模擬器

有效

• 申請號: 201410147408.1
• 申請日: 2014-04-14
• 公開（公告）號: CN103926844A
• 公開（公告）日: 2014-07-16
• 發明（設計）人: 張天宏;林忠麟;黃向華
• 申請（專利權）人: 南京航空航天大學
• 主分類號: G05B17/02
• 分類號: G05B17/02
• 代理公司: 南京君陶專利商標代理有限公司 32215
• 代理人: 沈根水

1.基于雙DDS的高逼真度轉速信號模擬器，其特征是包括用于提供時鐘信號的第一DDS，用于生成任意波形的第二DDS，用于波形定義和控制的嵌入式控制器；其中嵌入式控制器的第一信號輸出端連接第一DDS，嵌入式控制器的第二信號輸出端連接第二DDS，第一DDS信號輸出端將時鐘脈沖信號分別輸出給第二DDS中的相位累加器、任意波形數據RAM存儲器、D/A轉換器，由D/A轉換器輸出波形信號，所生成的信號波形和頻率根據轉速傳感器的信號特征任意定義，高逼真地模擬發動機轉速傳感器的不規則周期信號；所述任意波形是指不局限于正弦、三角波、方波這幾個標準波形，波形形狀可通過波形數據任意定義。

2.根據權利要求1所述的基于雙DDS的高逼真度轉速信號模擬器，其特征是所述用于提供時鐘信號的第一DDS，所提供的時鐘信號為脈沖方波信號，作為第二DDS的時鐘源，且該時鐘源的頻率是目標模擬頻率f的N倍，其中N為第二DDS內周期波形數據的點數，一般取100點左右；該信號是基于DDS的思想，得到頻率連續可控的脈沖方波信號，該信號的頻率是N*f。

3.根據權利要求1所述的基于雙DDS的高逼真度轉速信號模擬器，其特征是所述的用于生成任意波形的第二DDS，其時鐘信號來自第一DDS的脈沖方波信號，具備可保存任意波形的N個數據點數據的RAM存儲區和高速D/A轉換器，在時鐘信號的控制下，周期性地提取波形數據逐點更新D/A，輸出任意波形。

4.根據權利要求1所述的基于雙DDS的高逼真度轉速信號模擬器，其特征是所述的嵌入式控制器是NI?CRIO實時嵌入式控制器，由NI?CRIO機箱和IO模塊構建，NI?CRIO實時嵌入式系統為確定性LabVIEW?Real-Time應用提供了強大的獨立式或網絡化執行能力，每個CRIO系統包含一個可重配置現場編程門陣列FPGA，實現自定義定時、觸發和數據處理；負責對任意波形頻率和波形數據進行具體的定義，并負責對第一DDS輸出頻率控制以及向第二DDS的RAM加載波形數據，任意波形數據通過數據文件或者逐點定義的方式產生，波形頻率能任意定義，波形數據通過通信接口加載到第二DDS，波形頻率用于控制第一DDS，使其產生頻率為N*f的脈沖方波信號作為第二DDS的時鐘源。

5.根據權利要求2所述的基于雙DDS的高逼真度轉速信號模擬器，其特征是基于DDS思想，設置一個M位的相位累加器，根據第二DDS時鐘源需求的頻率N*f、第一DDS系統時鐘頻率fs，得到一個控制字TW，????????????????????????????????????????????????，相位累加器在fs的控制下利用TW進行累加，累加器溢出時，翻轉輸出脈沖的電平，從而得到頻率為N*f的脈沖方波信號。

6.根據權利要求1或4所述的基于雙DDS的高逼真度轉速信號模擬器，其特征是所述的第一DDS采用NI?CRIO嵌入式控制器，并基于DDS思想進行FPGA編程構建，第二DDS由帶RAM存儲區的高速DDS集成芯片構建，第一DDS為第二DDS提供時鐘脈沖信號，第二DDS在第一DDS時鐘控制下周期性將其RAM存儲區的任意波形的數據逐點更新到D/A轉換器生成任意波形，再由嵌入式控制器定義波形頻率和波形數據，將波形數據加載到第二DDS的RAM存儲區，并根據波形頻率控制第一DDS產生時鐘脈沖信號；第一DDS采用DDS的思想進行FPGA編程構建，設置相位累加器大小為M位；在每一個系統時鐘周期，相位累加器將設置的控制字和原累加值進行累加，得到新的累加值，新的累加值經過對比查表，得到翻轉或不翻轉的信號狀態并進行輸出。

7.根據權利要求6所述的基于雙DDS的高逼真度轉速信號模擬器，其特征是所述的采用帶RAM存儲區的高速DDS集成芯片實現第二DDS，高速DDS集成芯片包括RAM存儲區、DDS模塊和D/A轉換模塊，并且具有高速D/A更新能力。