[發(fā)明專利]調(diào)制驅(qū)動(dòng)輸出級(jí)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410143134.9
• 申請(qǐng)日: 2014-04-10
• 公開（公告）號(hào): CN103957059A
• 公開（公告）日: 2014-07-30
• 發(fā)明（設(shè)計(jì)）人: 黃立;潘文光;馬成炎
• 申請(qǐng)（專利權(quán)）人: 嘉興禾潤(rùn)電子科技有限公司
• 主分類號(hào): H04B10/516
• 分類號(hào): H04B10/516;H03K17/687;H03K17/06
• 代理公司: 上海旭誠知識(shí)產(chǎn)權(quán)代理有限公司 31220
• 代理人: 鄭立

1.一種調(diào)制驅(qū)動(dòng)輸出級(jí)電路，包括開關(guān)控制電路部分（22）和電流產(chǎn)生電路部分（21），其特征在于，所述調(diào)制驅(qū)動(dòng)輸出級(jí)電路接收一對(duì)差分輸入電壓（V_IP、V_IN），輸出一對(duì)差分輸出電流（I_OP、I_ON）；所述電流產(chǎn)生電路部分（21）包括第一晶體管（M₁）、第二晶體管（M₂）、第一基準(zhǔn)電流源（I_REF1）和第二基準(zhǔn)電流源（I_REF2），所述開關(guān)控制電路部分（21）包括第三晶體管（M₃）、第四晶體管（M₄）、第一反相器（INV₁）和第二反相器（INV₂）；所述第一晶體管（M₁）的漏極通過所述第一基準(zhǔn)電流源（I_REF1）連接電源電壓（VDD），所述第二晶體管（M₂）的漏極通過所述第二基準(zhǔn)電流源（I_REF2）連接電源電壓（VDD）；所述第三晶體管（M₃）和所述第四晶體管（M₄）的源極分別接地，所述第三晶體管（M₃）的漏極連接于所述第一晶體管（M₁）的源極，所述第四晶體管（M₄）的漏極連接于所述第二晶體管（M₂）的源極；所述一對(duì)差分輸入電壓中的第一差分電壓（V_IP）通過所述第一反相器（INV₁）輸入到所述第三晶體管（M₃）的柵極，所述一對(duì)差分輸入電壓中的第二差分電壓（V_IN）通過第二反相器（INV₂）輸入到所述第四晶體管（M₄）的柵極；所述第二晶體管（M₂）的漏極輸出所述一對(duì)差分輸出電流中的第一差分電流（I_OP），所述第一晶體管（M₁）的漏極輸出所述一對(duì)差分輸出電流中的第二差分電流（I_ON）。

2.根據(jù)權(quán)利要求1所述的調(diào)制驅(qū)動(dòng)輸出級(jí)電路，其特征在于，所述開關(guān)控制電路部分（22）還包括第五晶體管（M₅）、第六晶體管（M₆）、第三反相器（INV₃）和第四反相器（INV₄），所述第三反相器（INV₃）的輸入端連接于所述第一反相器（INV₁）的輸出端，所述第三反相器（INV₃）的輸出端連接于所述第五晶體管（M₅）的柵極，所述第五晶體管（M₅）的源極與漏極分別連接于所述第三晶體管（M₃）的漏極，所述第四反相器（INV₄）的輸入端連接于所述第二反相器（INV₂）的輸出端，所述第四反相器（INV₄）的輸出端連接于所述第六晶體管（M₆）的柵極，所述第六晶體管（M₆）的源極與漏極分別連接于所述第四晶體管（M₄）的漏極。

3.根據(jù)權(quán)利要求2所述的調(diào)制驅(qū)動(dòng)輸出級(jí)電路，其特征在于，所述第一晶體管（M₁）、所述第二晶體管（M₂）、所述第三晶體管（M₃）和所述第四晶體管（M₄）均為NMOS場(chǎng)效應(yīng)管，所述第五晶體管（M₅）與所述第六晶體管（M₆）均為PMOS場(chǎng)效應(yīng)管。