[發明專利]基于CMOS圖像傳感器的焦平面圖像壓縮裝置

在審

• 申請號: 201410138558.6
• 申請日: 2014-04-08
• 公開（公告）號: CN103957411A
• 公開（公告）日: 2014-07-30
• 發明（設計）人: 姚素英;于瀟;徐江濤;史再峰;高靜;高志遠;聶凱明
• 申請（專利權）人: 天津大學
• 主分類號: H04N19/13
• 分類號: H04N19/13;H04N19/42;H04N19/50;H04N5/374
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 劉國威

技術領域

本發明涉及微電子學的集成電路設計領域和圖像編碼領域，尤其涉及一種基于CMOS圖像傳感器的焦平面圖像壓縮裝置。

技術背景

CMOS圖像傳感器(CMOS?Image?Sensor,CIS)憑借其成本低、體積小、集成度高等特點，在許多領域逐漸成為圖像獲取的主流器件。但是，傳統CIS采集了完整的圖像信息，輸出數據量巨大，嚴重制約了其在無線傳感、生物醫療等領域的應用。這些領域需要獲取大量的圖像信息并實時傳輸和存儲，因此需及時對其進行壓縮等數據處理。傳統的壓縮方法是在CIS的讀出端獲取完整的圖像信息，接下來將這些信息傳輸到芯片以外進行壓縮處理，最后將壓縮后的數據進行傳輸或者存儲。不難發現，在壓縮過程以后許多冗余數據都被舍棄了，但是在CIS中為了獲取這些冗余數據耗費了大量的功耗和面積，可見，若能在CIS的輸出端直接獲取圖像信息的壓縮形式則可以在源頭消除數據冗余。

經典的幀內圖像壓縮算法有預測編碼、變換編碼和小波變換編碼等，其中前兩種占有重要的地位，應用廣泛，且已被多種視頻、圖像編碼國際標準所采納。目前國內外很多科研小組都對這種基于壓縮感知的CIS進行了研究。其中變換編碼的硬件消耗比較大，并且是一種有損圖像壓縮方法，但是能達到較高的壓縮比；預測編碼是一種無損圖像壓縮方法且硬件消耗比較小，但是獲得的壓縮比略小。為了滿足科學研究和生物醫療等領域需要無損圖像的要求，并考慮到在焦平面上實現的電路復雜度。

發明內容

為克服現有技術的不足，提出一種可以實現圖像壓縮的CIS結構。在圖像獲取的同時完成預測編碼所需的全部處理步驟，在CIS的輸出端可以直接得到經過熵編碼之后的壓縮編碼，無需再度處理就可以直接進行存儲或者傳輸。為此，本發明采取的技術方案是，基于CMOS圖像傳感器的焦平面圖像壓縮裝置，由像素陣列、讀出及相關雙采樣電路、預測編碼電路、時序電路、模數轉換器(analog-to-digital?converter，ADC)和熵編碼電路組成，從像素陣列中讀出的像素值首先傳送到讀出及相關雙采樣（correlated?double?sample，CDS）電路中進行相關雙采樣以消除固定模式噪聲，接下來預測編碼電路將在時序電路的控制下求出預測值，之后預測值和像素值將通過模數轉換器進行模數轉換，接著熵編碼模塊的列級數字減法器將完成預測值和像素值的作差操作以求得殘余值，最后熵編碼模塊將會對殘余值進行編碼。

預測編碼電路以2×2的像素塊為單元來進行，每兩像素兩列共用一個預測編碼電路，2×2的像素塊按照從上到下的順序依次傳送到預測編碼電路中，預測編碼電路由積分電路和存儲電路兩部分組合而成，其中積分電路用于求取平均值，即預測值；存儲電路用于以列為單位存儲2×2像素塊中的像素值；列級減法器用于對像素值和預測值進行求差運算以求得殘余值。

熵編碼電路由比較器、列級ADC、數字減法器、非零判別電路和移位寄存器五個部分構成；首先，將預測值和像素值分別輸入各自的列級比較器中進行比較操作，同時分別輸入到列級ADC中進行量化，由于還需要對預測值進行量化，所以每兩列需要三個ADC；

然后，比較器產生的數字值將會分別輸送到數字減法器和移位寄存器中；數字減法器為列級結構，每一列各有一個，三個輸入端分別是預測值量化后的數字碼、像素值量化后的數字碼和順序控制位，比較器輸送進來的比較結果將會用來控制數字減法器中減法的順序，使大的值與小的值相減，始終保持減法器輸出是正值，比較結果同時將作為符號位被輸送到移位寄存器中，成為輸出編碼的首位，若比較結果為正，則符號位為0，若比較結果為負，則符號位為1；

將數字減法器的輸出按從MSB到LSB的順序按位(b7,b6…b0)輸送到非零判別電路中，若輸入是0，則進行忽略處理，不對其進行任何操作；若輸入bk是1，則對bk到b0的數字碼按順序輸入到移位寄存器中，bk代表第k位。

時序電路控制預測編碼過程分為三個工作狀態：復位相、積分相和讀出相；在求平均值階段預測編碼電路得到像素塊的平均值；當信號讀取階段到來時預測電路已經完成了求平均值的操作，像素塊中的像素值存入預測編碼電路中的存儲電路。

積分電路由分別連接到兩像素列的兩個采樣電容CS、運放、采樣電容CS同相輸入控制開關、采樣電容CS反相輸入控制開關、運放反饋電容CC、運放反饋電容CC控制開關、運放反饋開關、參考點位至運放反饋電容CC間開關構成。

存儲電路由分別連接到兩像素列的兩個采樣電容、運放、采樣電容反相輸入控制開關、運放反饋電容控制開關、運放反饋開關構成。