[發(fā)明專利]一種靜電放電保護(hù)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410132386.1
• 申請(qǐng)日: 2014-04-01
• 公開（公告）號(hào): CN104916632B
• 公開（公告）日: 2018-02-09
• 發(fā)明（設(shè)計(jì)）人: 陳哲宏
• 申請(qǐng)（專利權(quán)）人: 密克羅奇普技術(shù)公司
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司11287
• 代理人: 王允方

技術(shù)領(lǐng)域

本發(fā)明涉及一種靜電放電保護(hù)電路，特別涉及一種采用硅控整流器的靜電放電保護(hù)電路，具有低雜散電容，低觸發(fā)電壓且擁有高容忍電壓操作范圍與高ESD能力的電路。

背景技術(shù)

為防止集成電路(Integrated circuit，IC)在制作、生產(chǎn)、使用過程中遭受靜電放電(Electrostatic discharge，ESD)轟擊造成IC損毀，因而必須在任何連接到連接線(bonding wire)的路徑上增加ESD保護(hù)電路，以利導(dǎo)通ESD電流避免內(nèi)部電路受損。

一般而言，保護(hù)電路可分為二極管(Diode)，金屬氧化半導(dǎo)體(metal oxide semiconductor，MOS)晶體管，硅控整流器（Silicon Controlled Rectifier，SCR）…等。其中，硅控整流器擁有在相同單位面積下最高的ESD電流導(dǎo)通能力。然而，傳統(tǒng)的硅控整流器的觸發(fā)電壓(Trigger voltage)過高，造成使用上的困難。例如，側(cè)向硅控整流器(Lateral SCR，LSCR)擁有強(qiáng)大的ESD能力，卻仍因?yàn)橛|發(fā)電壓過高，而在實(shí)際應(yīng)用上較少使用。

為了降低觸發(fā)電壓，許多硅控整流器的改良不斷被提出。美國(guó)公告專利US4896243公開一種修正側(cè)向硅控整流器(Modified Lateral SCR，MLSCR)。美國(guó)公告專利US4939616公開一種低電壓觸發(fā)硅控整流器(Low voltage triggering SCR，LVTSCR)。文獻(xiàn)"Diode-triggered SCR(DTSCR)for RF-ESD protection of BiCMOS SiGe HBTs and CMOS ultra-thin gate oxides,"in IEEE int.Electron Devices Meeting(IEDM)Tech.Dig.,Washington,DC,2003,pp.21.3.1-21.3.4.，Mergens等人提出一種雙觸發(fā)硅控整流器(Dual triggered SCR，LVTSCR)。

一般而言，高速傳輸端腳(Pin)在電路以及ESD保護(hù)電路的總寄生電容必須小于200fF，否則傳輸?shù)母咚傩盘?hào)將由于寄生的電容產(chǎn)生延遲(delay)，甚至導(dǎo)致信號(hào)的失真，使其不能達(dá)到良好的電路特性。因此，以MOS晶體管做為設(shè)計(jì)主軸的ESD保護(hù)組件，由于其寄生電容過大，在傳輸高速信號(hào)的設(shè)計(jì)上并不適合。另外許多低電容ESD保護(hù)組件被拿出討論，包括H.Feng,K.Gong,and A.Z.Wang."A comparison study of ESD protection for RFIC's:performance vs.parasitics."in IEEE MTT-S int.Microwave Symp.Dig.,Boston,MA,2000,pp.143-146.C.Y.Lin and M.D.Ker,"Dual SCR with low-and-constant parasitic capacitance for ESD protection in5-GHz RF intergrated circuits,"in IEEE int.conf.Solid-State Integrated Circuit Tech.(ICSICT),Shanghai,2010,pp.707-709.M.H.Tsai,S.H.Hsu,F.L.Hsueh and C.P.Jou"A multi-ESD-path low-noise amplifier with a4.3-A TLP current level in65-nm CMOS",IEEE Trans.Microw.Theory Tech.,vol.58,no.12,pp.4004-4011,2010.M.P.J.Mergens,C.C.Russ,K.G.Verhaege,J.Armer,P.C.Jozwiak,R.P.Mohn,B.Keppens,and C.S.Trinh,"Speed optimized diode-triggered SCR(DTSCR)for RF ESD protection of ultra-sensitive IC nodes in advanced technologies",IEEE Trans.Device Mater.Rel.,vol.5,no.3,pp.532-542,2005.在此一并作為參考。該些ESD保護(hù)電路的架構(gòu)在設(shè)計(jì)上皆以SCR為出發(fā)點(diǎn)，均是看中SCR能在單位面積下提供高的ESD電流導(dǎo)通能力，因此可利用較小的布局尺寸(layout size)來(lái)降低寄生電容，且能擁有基本的ESD抵抗能力。