[發(fā)明專(zhuān)利]基于FPGA開(kāi)發(fā)板的板間光互連網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)性能的檢測(cè)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410130163.1
• 申請(qǐng)日: 2014-04-02
• 公開(kāi)（公告）號(hào): CN103902501A
• 公開(kāi)（公告）日: 2014-07-02
• 發(fā)明（設(shè)計(jì)）人: 楊建義;王曉雪;曹凌霄;張涵;江曉清;周強(qiáng);李宇波;郝寅雷
• 申請(qǐng)（專(zhuān)利權(quán)）人: 浙江大學(xué)
• 主分類(lèi)號(hào): G06F15/173
• 分類(lèi)號(hào): G06F15/173;G06F11/26
• 代理公司: 杭州求是專(zhuān)利事務(wù)所有限公司 33200
• 代理人: 林懷禹

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)領(lǐng)域，集成電路技術(shù)，尤其是涉及一種基于FPGA開(kāi)發(fā)板的板間光互連網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)性能的檢測(cè)方法。

背景技術(shù)

隨著計(jì)算機(jī)技術(shù)的迅速發(fā)展，計(jì)算機(jī)系統(tǒng)的運(yùn)算速度大規(guī)模增加，存儲(chǔ)容量大幅度提升，大規(guī)模并行技術(shù)也得到了極大的發(fā)展。而此時(shí)制約計(jì)算機(jī)整體性能的關(guān)鍵因素在于互連網(wǎng)絡(luò)。集成電路芯片上傳統(tǒng)的電互連技術(shù)存在難以突破的難題，而相比之下基于新的物理機(jī)制的光互連技術(shù)則具有很多潛在的優(yōu)點(diǎn)，包括時(shí)空帶寬積極高、受到電磁干擾極小、互連密度遠(yuǎn)大、互連功耗較低等巨大優(yōu)勢(shì)。因此采用光互連是解決此瓶頸難題的最可能選擇，光互連技術(shù)為傳輸速度快速增長(zhǎng)提供了新的技術(shù)手段。

然而，不同的光互連拓?fù)浣Y(jié)構(gòu)會(huì)對(duì)光通信的傳輸性能產(chǎn)生很大影響，選擇最優(yōu)的互連方式才能夠?yàn)楣馔ㄐ艓?lái)福音，如今的拓?fù)浞绞蕉喾N多樣，在軟件領(lǐng)域上，更甚的硬件領(lǐng)域上測(cè)試其能夠達(dá)到的性能就變得迫切。目前FPGA芯片作為承載和研究片上互連的硬件設(shè)計(jì)的途徑，已經(jīng)成為研究熱點(diǎn)。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于FPGA開(kāi)發(fā)板的板間光互連網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)性能的檢測(cè)方法。

本發(fā)明采的技術(shù)方案的步驟如下：

步驟1)?對(duì)需要進(jìn)行性能檢測(cè)的光互連網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)進(jìn)行硬件平臺(tái)的建構(gòu)，利用性能相同的N塊集成有光學(xué)收發(fā)模塊和功能模塊的FPGA開(kāi)發(fā)板與和拓?fù)浣Y(jié)構(gòu)相應(yīng)的光器件構(gòu)成待檢測(cè)性能的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)；

步驟2)?用戶(hù)根據(jù)所需要測(cè)試的環(huán)境選擇相應(yīng)的testbench，包括控制模塊中已給定供用戶(hù)選擇的all?to?all，random兩種基本測(cè)試平臺(tái)，控制模塊的缺省設(shè)置為random，用戶(hù)還能自行編寫(xiě)testbench進(jìn)行測(cè)試；

步驟3)?每一塊FPGA開(kāi)發(fā)板上都裝有一個(gè)控制模塊用于控制同一塊FPGA開(kāi)發(fā)板的信號(hào)收發(fā)，而只有其中一塊FPGA開(kāi)發(fā)板上有總控模塊，負(fù)責(zé)處理各個(gè)FPGA開(kāi)發(fā)板發(fā)出的數(shù)據(jù)發(fā)送請(qǐng)求；總控模塊所處的FPGA開(kāi)發(fā)板由用戶(hù)所決定，應(yīng)選取優(yōu)先級(jí)最高的開(kāi)發(fā)板作為總控模塊的所處位置；用戶(hù)根據(jù)所需要的測(cè)試環(huán)境確定總控模塊的仲裁方案，包括各FPGA開(kāi)發(fā)板的優(yōu)先級(jí)順序、開(kāi)發(fā)板發(fā)送請(qǐng)求的應(yīng)答方式；總控模塊的缺省設(shè)置為無(wú)優(yōu)先級(jí)的請(qǐng)求FIFO應(yīng)答方式；

步驟4)?當(dāng)任意一塊FPGA開(kāi)發(fā)板發(fā)出的數(shù)據(jù)發(fā)送請(qǐng)求被總控模塊應(yīng)答后，該FPGA開(kāi)發(fā)板的數(shù)據(jù)發(fā)送狀態(tài)置為“開(kāi)啟”；在數(shù)據(jù)發(fā)送狀態(tài)為“開(kāi)啟”的FPGA開(kāi)發(fā)板內(nèi)，數(shù)據(jù)打包模塊先用任意一種偽隨機(jī)碼的產(chǎn)生方式計(jì)算出一個(gè)16bit的RAM存儲(chǔ)地址，并用該RAM存儲(chǔ)地址從存有既定數(shù)據(jù)的RAM中讀出一段需要發(fā)送的數(shù)據(jù)流，然后將其加上包頭標(biāo)志、包尾標(biāo)志、目標(biāo)FPGA開(kāi)發(fā)板地址、RAM地址、數(shù)據(jù)包發(fā)送時(shí)間點(diǎn)組成一個(gè)完整的數(shù)據(jù)包，并傳送到數(shù)據(jù)發(fā)送模塊；

步驟5)?在數(shù)據(jù)發(fā)送模塊內(nèi)，把從數(shù)據(jù)打包模塊發(fā)送過(guò)來(lái)的數(shù)據(jù)包以每個(gè)時(shí)鐘周期16bits位寬的速率打包，轉(zhuǎn)送給Aurora協(xié)議進(jìn)行編碼，由SFP接口器件進(jìn)行光電轉(zhuǎn)換并發(fā)送；

步驟6)?由數(shù)據(jù)發(fā)送狀態(tài)為“開(kāi)啟”的開(kāi)發(fā)板發(fā)送的光信號(hào)進(jìn)入目標(biāo)開(kāi)發(fā)板后，由光學(xué)收發(fā)模塊進(jìn)行光電轉(zhuǎn)換，由Aurora協(xié)議進(jìn)行解碼，以每個(gè)時(shí)鐘周期16bits位寬的速率發(fā)送到數(shù)據(jù)接收與檢測(cè)模塊；數(shù)據(jù)接收與檢測(cè)模塊將以既定的包頭標(biāo)志為首，包尾標(biāo)志為末，重新組成數(shù)據(jù)包；

步驟7)?根據(jù)重新組成的數(shù)據(jù)包中的RAM地址，讀取RAM中的數(shù)據(jù)，并與重新組成的數(shù)據(jù)包中的數(shù)據(jù)流進(jìn)行對(duì)比，計(jì)算出數(shù)據(jù)發(fā)送的誤碼率；將檢測(cè)時(shí)當(dāng)前的時(shí)間與重新組成的數(shù)據(jù)包中儲(chǔ)存的數(shù)據(jù)包發(fā)送時(shí)間點(diǎn)相減，計(jì)算出傳輸時(shí)延；通過(guò)統(tǒng)計(jì)總控模塊在單位時(shí)間內(nèi)所應(yīng)答的發(fā)送請(qǐng)求的數(shù)目，計(jì)算出整個(gè)拓?fù)浣Y(jié)構(gòu)的數(shù)據(jù)吞吐量；

步驟8)?通過(guò)在頂層模塊中添加ICON?IP核和VIO?IP核，將所要觀察的任意信號(hào)連接到VIO?IP核上；將PC機(jī)依次與每一塊FPGA開(kāi)發(fā)板相連接，用Xilinx公司的ChipScope軟件通過(guò)調(diào)用ICON?IP核來(lái)觀察連接到VIO?IP核上的信號(hào)進(jìn)行監(jiān)測(cè)并讀取到在該種光互連網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的性能；

步驟9)?用戶(hù)通過(guò)調(diào)節(jié)步驟2)中設(shè)置的testbench，調(diào)節(jié)步驟3)中的仲裁方式，觀察步驟8)中所讀取的性能值，可測(cè)量網(wǎng)絡(luò)在不同測(cè)試環(huán)境下的性能；通過(guò)切換到另一種待測(cè)的光互連網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)，重復(fù)步驟1)?~?步驟8)，測(cè)量不同光互連網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的性能。

所述RAM在N塊FPGA開(kāi)發(fā)板中都會(huì)預(yù)先作為一個(gè)IP內(nèi)核導(dǎo)入，且每塊FPGA開(kāi)發(fā)板的RAM內(nèi)部?jī)?chǔ)存的數(shù)據(jù)是完全相同的。